Adriana Celis García

CONFIGURAR ISE

Abrir ISE
En Edit/Preferences/ISE General deshabilitar: always open last project.

En Edit/Preferences/WebTalk deshabilitar: Enable the Collection of Device Usage Statistics.

File/New Project/Create New Project

Project Name: Textura

Configurar las Propiedades del Dispositivo

• General Purpose
• Spartan3E
• XC3S500E
• FG320
• -4
• HDL
• XST(VHDL/Verilog)
• ModelSim-XE VHDL (ó ISE Simulator, es preferible ModelSim)
• VHDL
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NÚMEROS PRIMOS
Proceso de síntesis
1. Editar archivo fuente

2. Revisar Sintaxis.
Ventana: Sources
Sources for: Synthesis/Implementation
Ventana: Processes
Synthesize – XST
Check Syntax

3. Crear vectores de prueba

Ventana: Sources
Sources for: Synthesis/Implementation
Sobre archivo.vhd → New Source/Test Bench WaveForm
Editar de forma de ondas
 Adriana Celis García

Cuadro de diálogo para

inicializar temporización:

Asigna valores de entrada.

Espera un tiempo para
revisar valores de salida:
50 ns
Espera un momento para
asignar un nuevo valor a la
entrada:
50 ns

Tiempo en realizar este

proceso:
50ns + 50 ns = 100 ns
Como tengo 4 variables de
entrada:
24 ×100 ns = 16 × 100 ns
= 1600 ns

Global Signs:
High for initial: 0 ns
Initial Length of Test Bench;
1700 ns.

Para que vuelva a iniciarse:

1600 ns + 100 ns = 1700 ns
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4. Editar vectores de prueba

Set Value…

Se crea archivo .tbw

5. Realizar Simulación Funcional

Ventana: Sources
Sources for: Synthesis/Implementation
Behavioral Simulation

Ventana: Sources
Sources for Behavioral Simulation
Seleccionar archivo con extensión .tbw

Ventana: Processes
Processes for…
ModelSim Simulator/ Simulate Behavioral Model
(ModelSim de Mentor Graphics)

Toma el archivo fuente y los vectores de prueba.

Aplica los vectores de prueba al archivo fuente.
UUT (Unit Under Test)

Simulación en ModelSim
Sin retardos de propagación
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6. Realizar Síntesis

Para sintetizar:
Ventana: Sources
Sources for: Synthesis/Implementation

Ventana: Processes
Synthesize XST
Toma archivo fuente
RTL (nivel de transferencia entre registros)

Proceso de Implementación

7. Realizar Implementación
Crear archivo de restricciones.

Ventana: Sources
Sources for Synthesis/Implementation

Ventana: Processes
User Constraints / Assign Package Pins (Asignacion de pines)

El archivo de restricciones asigna la(s) señal(es) al pin que el programador indica.

Si no se crea el archivo de retricciones la tarjeta manda la(s) señal(es) a cualquier
pin.
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Para llenar la ventana: Design Object List – I/O Pins:

Consultamos el manual de la tarjeta:
Spartan-3E Starter Kit Board User Guide.

En el Capítulo 2 “Switches, Buttons and Knob” vienen las características para

configurar los puertos de entrada y de salida:

Por ejemplo:
Slide Switches

Características Eléctricas / Restricciones (UCF Location Constraints)

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LEDs

Características Eléctricas / Restricciones (UCF Constraints)

*8 mA drive current

Entonces, el archivo de restricciones se debe realizar conforme a las características electricas que vienen en
el manual.
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Guardar archivo extensión .ucf
Primos.ucf
Otra forma de crear el archivo de restricciones, o de modificarlo, es el siguiente:

Ventana: Sources
Sources for Synthesis/Implementation

Ventana: Processes
User Constraints / Edit Constraints (Text)

8. Implementar Diseño

Ventana: Sources
Sources for Synthesis / Implementation

Ventana: Processes
Implement Design

Procesos de implementación
• Translate
• Map
• Place & Route
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9. Simulación Post-Implementación (= Simulacion Temporizada)
Esta simulación nos muestra los posibles retardos de propagación.

Ventana: Sources
Sources for: Post-Route Simulation

Ventana: Processes
ModelSim Simulator / Simulate Post-Route Model

Post-Route Simulation
Realizamos la última simulación del menú (Post-Route Simulation) ya que si
nuestro diseño funciona con ésta quiere decir que las demás simulaciones (Post-
Translate Simulation y Post-Map Simulation) también están funcionando. Las
simulaciones que omitimos sí se utilizan pero en el diseño de circuitos más
complejos.

En la simulación Post-Route Simulation ya se muestran los retardos de

propagacion, los cuales, se pueden medir haciendo un zoom a la señal y midiendo
por medio de los cursores la diferencia entre la señal de entrada y la de salida.

Modelsim
Para ver las señales internas (Signal)
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Entidad de vectores de prueba

La entidad para vectores de prueba es la única entidad que no
tiene puertos.

Existen comandos exclusivos para simulación, un ejemplo de

ellos es: WAIT FOR
De la misma manera, existen comandos exclusivos para la
síntesis y para la implementación.

Para una buena eficiencia de la tarjeta es deseable no exceder

las 10 000 líneas de codigo ejecutable. Las instrucciones del
archivo de vectores de prueba también cuentan como líneas de
código ejecutable. Es por esto que se sugiere optimizar archivo
de vectores de prueba.

10. Generar el archivo de programación

Para que realice la tarea de diseño

Ventana: Sources
Sources for: Synthesis / Implementation

Ventana: Processes
Generate Programming File
Genera el archivo de programación con extensión .bit

La comunicación
con la tarjeta se
hace a través del
modulo iMPACT.
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Busca la tarjeta en algún puerto…
La tarjeta tiene 3 dispositivos ejecutables:
• FPGA
• Memoria Flash
• CPLD

Se selecciona el FPGA y se elige que archivo se quiere cargar.

Click botón derecho: Programar
Descarga archivo con extensión .bit al FPGA.
No poner verificación (Verify)
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PARA AGREGAR UNA FUENTE

Add source