SIMULACIONES VHDL EDAPLAYGROUND OSKAR RIAÑO G51

Ejercicio 3:

Captura pantalla codigo implementado 𝐹 𝐴, 𝐵, 𝐶 1,3,5,7

Captura de pantalla del scope del software, se observa que la respuesta de F sigue el

comportamiento de la entrada C.
Simulación Ejercicio 4: 𝑭 𝑨, 𝑩, 𝑪, 𝑫 𝟏, 𝟑, 𝟓, 𝟔, 𝟕, 𝟗

 Por suma de productos: 𝑪∗ 𝑫+𝐀∗ 𝐁+𝐀∗ 𝐂+𝑩 ∗𝑫

 Por producto de sumas: 𝑨+𝑫 ∗ 𝑩+𝑪+𝑫 ∗ 𝑨+𝑩+𝑪

Captura de pantalla del código en vhdl.

Captura de pantalla del scope, donde se muestra la equivalencia en la respuesta de las

dos expresiones encontradas para la tabla de verdad. SOP=POS.

Simulación ejercicio 5 sensores paneles solares:

𝑺𝒆𝒏𝒔𝒐𝒓 𝟏 𝑭 𝑨∗𝑩∗𝑪 ∗𝑫 +𝑨∗𝑩∗𝑪 ∗𝑫+ 𝑨∗𝑩∗𝑪 ∗𝑫+𝑨∗ 𝑩∗𝑪∗ 𝑫

𝑺𝒆𝒏𝒔𝒐𝒓 𝟐 𝑮 𝑨+𝑩+𝑫 ∗ 𝑨+𝑩+𝑪 ∗ 𝑩+𝑪+𝑫 ∗ 𝑨+𝑪+𝑫

Captura de pantalla código implementado:

Captura de pantalla del scope de la simulación. Se observa que F responde cuando

solo una señal está en falla “0”, y G responde cuando dos o más señales están en falla.

G se comporta como espejo de F excepto cuando todas las señales están en “1”.
 𝐹 𝐴, 𝐵, 𝐶, 𝐷 2,5,7,9 + 1,11,13
Simulación Ejercicio 6 señales “don´t care”. 𝐷

𝑭 𝑪∗ 𝑫+𝑨∗𝑩∗ 𝑫+𝑨∗𝑩∗𝑪 ∗𝑫

Captura de pantalla código implementado en vhdl. Las variables “don´t care” ubicadas

en 1 y 13, son asumidas con valor lógico “1”.

Captura de pantalla del scope de la simulación, se observa como se asumen los valores

lógicos de “1” en las casillas “don´t care”. En pantalla cursor en 13 (1101=>1).