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Microrpcesadores Intel
Editorial
C
1
El Procesador
Capítulo
El procesador
2 Saber Electrónica
C
Saber Electrónica 3
C
El Procesador
3D, entre otras de uso general. Cada área (Unidad de Punto Flotante). En ALU se reali-
de trabajo está optimizada para procesar zan todas las operaciones matemáticas y
mejor un determinado tipo de instrucciones, lógicas de los números enteros y en la FPU
pero eso no significa que un micro que no se realizan operaciones complejas con
tenga determinada área no pueda realizar la números racionales. Cada procesador tiene
operación, sino que le demandará mayor más de una de estas unidades para poder
cantidad de tiempo obtener un resultado, lo realizar varias operaciones en simultáneo.
que afectará en gran medida el desempeño En el caso de la unidad de control, su fun-
del procesador. ción es verificar que los datos procesados
Las áreas de ejecución se clasifican en otras
dos unidades importantes: las denominadas
ALU (Unidad Aritmética Lógica) y FPU
CURIOSIDADES
DATOS ÚTILES
Cuando utilizamos la calculadora de Windows, ingresamos el primer número (dato 1), luego presionamos el
tipo de operación que deseamos realizar, ingresamos el segundo número (dato 2) y luego presionamos la
tecla para obtener el resultado. En este proceso, el programa envía las instrucciones junto con los datos 1 y
2 para que se realice la operación pertinente. Entonces, la instrucción correspondiente del micro realiza la
operación y la unidad de control verifica que sea correcta, luego se devuelven los datos a la memoria RAM y
el programa localiza la celda con el resultado, que posteriormente es mostrado al usuario.
Como podemos observar en esta simple operación, los componentes de la PC trabajan en conjunto para
obtener el resultado. Así, una cuenta que parece tan sencilla genera cientos de procesos dentro del equipo.
Debemos tener en cuenta que, aunque esto es sólo un ejemplo muy simple, el funcionamiento básico es
igual para todos los programas de computadora. Cabe mencionar que este proceso se realiza en
milisegundos y que el procesador está realizando acciones como éstas continuamente, ya que toda acción
del usuario sobre la PC pasa por el procesador en forma de operación.
4 Saber Electrónica
C
Saber Electrónica 5
8:46 AM Page 21
El Procesador
6 Saber Electrónica
C
Saber Electrónica 7
El Procesador
8 Saber Electrónica
C
Saber Electrónica 9
8:46 AM Page 25
El Procesador
equipo (en el capítulo dedicado a la memoria las operaciones, el procesador alcanza altas
podemos conocer más detalles sobre esto). temperaturas y siempre debe estar protegi-
Los datos se almacenan en el caché y luego do con alguna forma de refrigeración para
se envían al área de trabajo para que se rea- no quemarse.
lice la operación correspondiente. Generalmente, el procesador está ubicado
Posteriormente, la unidad de control verifica en la parte superior izquierda del mother-
que todo sea correcto y el dato puede board, y si prestamos atención podemos
enviarse a la memoria RAM o volver a los observar el zócalo de conexión con la placa
registros para una nueva operación. madre debajo de él.
Cabe mencionar que el procesador se Si al comprarlo, el procesador incluye el
encuentra conectado con la memoria RAM cooler y el disparador que protegen el
y con los demás componentes de la compu- microprocesador (cooler y disipador origina-
tadora a través del denominado BUS de les de fábrica), entonces suele existir alguna
datos, que es un canal por donde se envían etiqueta de identificación que nos permite
y se reciben los datos. conocer la marca y el modelo.
En algunos motherboards de alto rendi-
miento y especiales para overclock pueden
observarse otros chips de la placa madre
donde hay disipadores o coolers, pero gene-
CURIOSIDADES
10 Saber Electrónica
8:46 AM Page 26
1 4
Saber Electrónica 11
8:46 AM Page 27
El Procesador
12 Saber Electrónica
C
006 ¿Qué ventajas posee dor con dos núcleos no represente ningu-
na diferencia, pero en el caso de un usua-
una CPU de dos núcleos? rio exigente o que utilice programas de
diseño gráfico, es probable que el rendi-
Para un usuario doméstico que no exige el miento general de la computadora se
rendimiento de una computadora al máxi- incremente un 35%.
mo, puede ser que tener un microprocesa- En la pregunta anterior hablamos sobre la
importancia de los buses por los que se
envían los datos. Si nuestro procesador es
CURIOSIDADES de un solo núcleo, entonces posee como
máximo 32 canales distintos de bus. En el
caso de un procesador de dos núcleos,
La supercomputadora más potente del existen 32 canales para cada núcleo, con
mundo, Road-Runner (Correcaminos) de IBM, lo cual pueden funcionar de forma aislada
puede realizar 1.000 billones de cálculos por uno de otro y procesar distinta informa-
segundo. Esto es tan sorprendente que si 6.000 ción. Además, puede suceder que uno esté
millones de personas trabajaran sin parar trabajando al máximo poder y el otro esté
durante 50 años, a la Road-Runner le tomaría libre, todo depende del uso que le demos.
algo más de un día para alcanzarlos. Esta Por esta razón, un procesador de dos
computadora fue diseñada para manejar armas núcleos muchas veces es llamado procesa-
nucleares y realizar estudios de clima, dor de 64 bits y uno de un solo núcleo,
astronomía y genómica. micro de 32 bits. Para obtener cierto bene-
ficio es importante que el software de
Saber Electrónica 13
C
El Procesador
14 Saber Electrónica
8:47 AM Page 30
FIGURA 12 | En Windows Vista obtenemos una cantidad de información similar a la de Windows XP.
Ingrese al sitio
www.cpuid.com
y descargue la
última versión
disponible del
programa CPU-Z.
Saber Electrónica 15
C
El Procesador
2
Descomprima el
archivo .zip que
descargó. Como
este programa no
posee un instalador,
alcanza con hacer
doble clic en el
archivo cpuz.exe.
Una barra
aparecerá en el
medio de la
ventana. Espere
unos segundos.
3 En la primera
pestaña se
encuentra la
información
referida al
procesador. Entre
otras cosas, hay
especificaciones
técnicas, como el
tamaño de la
memoria caché, las
instrucciones
disponibles y el
socket que utiliza.
ATENCIÓN
Luego de miles de horas de uso es probable que revisar qué es lo que está provocando ese ruido.
el cooler tenga cierto desgaste y empiece a emitir En caso de que sea causado por polvo o por
ruidos extraños. Antes de que se queme nuestro cables, hay que retirarlos. Si el ruido persiste,
procesador por altas temperaturas, es mejor debemos cambiar el cooler.
16 Saber Electrónica
C
En la solapa Cache
puede obtener
información sobre
el caché del
microprocesador.
Para salir del
programa, presione
el botón OK.
CURIOSIDADES
Saber Electrónica 17
8:47 AM Page 33
El Procesador
CURIOSIDADES
18 Saber Electrónica
8:47 AM Page 34
Desconecte todos
los periféricos que
se enchufan en el
gabinete y también
el cable de
alimentación de
éste. Quite los
tornillos y retire el
chapón que cubre
el gabinete.
2 El cooler está
conectado al
motherboard con
un conector de tres
contactos.
Desconéctelo sin
hacer fuerza y
recuerde el lugar
donde se conecta
para cuando vuelva
a armar todo.
Saber Electrónica 19
C
El Procesador
3
El cooler está
atornillado al
disipador a través
de cuatro
tornillos. Quítelos
todos y luego
retire el cooler sin
ejercer presión
alguna.
4 Conecte el nuevo
cooler a la ficha
de tres contactos
del motherboard
y atorníllelo en su
lugar. Conecte el
cable de
alimentación y
encienda el
equipo. Si el
cooler funciona lo
verá girar.
5 Apague y
desenchufe el
equipo y arme el
gabinete.
Coloque los
tornillos, conecte
los periféricos y
verifique, en el
BIOS o en algún
programa, que la
temperatura sea
la correcta.
20 Saber Electrónica
C
ATENCIÓN
Es importante recordar que si el cooler fun- FIGURA 15 | Hace algunos años, los procesadores
ciona correctamente, su velocidad debe ser eran tan lentos que no necesitaban ninguna
superior a las 2000 RPM. Esto lo podemos protección contra el calor.
comprobar desde el BIOS o desde algún
programa que realice pruebas a la computa- aunque no se dañe el procesador, si trabaja
dora, como el ya mencionado Everest a una temperatura demasiado alta, puede
(www.lavalys.com). suceder una gran cantidad de errores y pro-
blemas de funcionamiento.
Muchas personas no tienen en cuenta que
si su PC se tilda al realizar operaciones
complejas, es probable que sea un proble-
Saber Electrónica 21
8:47 AM Page 37
El Procesador
nuestro procesador y otras partes del equi- lo mientras estamos utilizando un juego
po. Entre ellos, Hardware Sensor moni- exigente o estamos realizando una tarea
tor es uno bastante sencillo y amigable que hace uso del equipo en su totalidad.
que nos muestra toda los datos que nos Para usarlo, debemos realizar el procedi-
interesan. Este es un programa de prueba miento del Paso a paso 003.
y la mejor forma de ver si nuestro micro
excede la temperatura máxima es ejecutar-
1
Descargue el
programa desde la
página
www.hmonitor.net.
La instalación del
programa es muy
intuitiva y no
requiere la acción
de un usuario
especializado,
simplemente se
presiona Next en
cada paso.
2
Una vez instalado el
programa, ejecútelo
desde el menú
Inicio. Es un
programa gratis por
quince días, por eso
debe aguardar a
que termine la
cuenta regresiva y
luego presionar
Close.
22 Saber Electrónica
8:47 AM Page 38
En la pantalla
principal del
programa observe
todas las
temperaturas y
verifique que
ninguna tenga un
color amarillo o rojo
de fondo. Revise la
velocidad del cooler,
que no debe ser
inferior a 2000 RPM.
Saber Electrónica 23
C
El Procesador
Si desea que el
programa le
advierta sobre un
exceso de
temperatura en
algún componente,
tilde la casilla
Warning. El
programa le avisará
con alertas sonoras
y carteles. Para
cerrar la ventana y
aceptar los cambios
haga clic en Close.
En el menú
principal haga clic
en Run with
Windows si desea
que el programa
arranque al iniciar
la computadora.
Recuerde que el
inicio no es el
momento ideal
para verificar las
temperaturas ya
que si el equipo
estuvo apagado
estará frío.
24 Saber Electrónica
Procesadores Intel de Décima Generación
PPROCESADOR
ROCESADOR IINTEL®
NTEL® CCORE™
ORE™ 99 EEXTREME
XTREME EEDITION
DITION
E
Este
ste e
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el advenimiento
advenimiento de
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de p rocesadores para
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equipos dee escritorio
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desempeño extremo,
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18
18 núcleos
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Boost
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Max 3.0
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âäõöâíêûâåâ ÌôõâõæäïðíðèȏââéðóâêåæïõêįäâíðôåðôïȘäíæðôäðï
mejor
mejor desempeño
desempeño para ofrecer
par a ofrecer u
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de u
uno
no y d
dos núcleos
os n úcleos
optimizado.
o ptimizado. La
La nueva edición Extreme
nueva edición E x treme Edition uenta ccon
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44 líneas
4 líneas
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×ÊÐæúäðîñâõêãêíêåâåäðïîȘíõêñíæôõâóëæõâôåæèóȋįäðôåêôäóæõðô
ecnología Thunderbolt™
ttecnología almacenamiento de
Thunderbolt™ y almacenamiento de alta velocidad
alta velocidad
como
como lla
a ttecnología
ecnología IIntel® Optane.
ntel® O ptane. Y, or supuesto,
por
Y, p supuesto, está
está totalmente
totalmente
desbloqueado²
desbloqueado² para
para un desempeño
un des empeño extremo.
ex tremo.
Saber Electrónica 25
La Nueva Familia
ESCALA TUS
NECESIDADES
DE
RENDIMIENTO
FAMILIA DE PROCESADORES DE LA SERIE INTEL® CORE™ X
¡Algo para cada usuario entusiasta! La nueva familia de procesadores de
la serie X ha sido diseñada para escalar sus necesidades de desempeño
ofreciendo opciones de entre 4 y 18 núcleos para un desempeño extremo,
los avances tecnológicos más recientes y margen de ampliación para el
futuro. Esta plataforma viene preparada para instalar la memoria Intel®
Optane™ y SSD Intel® Optane™ para una capacidad de respuesta de sistema
asombrosa. Asistencia para aspectos visuales 4K inmersivos, memoria DDR4
2666 de cuatro canales, tecnología Thunderbolt* 3 que ofrece un puerto
bidireccional de 40Gb/s para casi cualquier periférico que usted desee
äðïæäõâóúéâôõâ%ñöæóõðôÚÈÛÈñâóâöïâäðïįèöóâäêȔïåæâíîâäæïâîêæïõð
RAID convierten a esta en la mejor plataforma para escritorio.
2
26 Saber Electrónica
Procesadores Intel de Décima Generación
ESTÁS
Registre toda la acción capturando esa maniobra única en la vida que le
trajo la victoria, y convierta su juego a un formato que se pueda compartir
para publicarlo inmediatamente en su página de medios sociales. Esas son
megatareas extremas y la potencia del procesadorde la serie Intel® Core™ X.
TOTALMENTE
INMERSO EN LA
ACCIÓN
Saber Electrónica 27
La Nueva Familia
MÁS ESPACIO Y
velocidad de memoria y un zócalo más grande, para un mejor desempeño
de overclocking en comparación con sus contrapartes tradicionales.
ESCALABILIDAD
28 Saber Electrónica
Procesadores Intel de Décima Generación
CAR
CARACTERÍSTICAS
ACTERÍSTICAS DE
DE LA
LA FAMILIA
FFAAMILIA DE
DE PROCESADORES
PROCESADORES DE
DE LA
LA SSERIE
ERIE INTEL®
INTEL® CORE™
C OR E ™ X
i9
PPROCESADOR
RO CE S A D O R
IINTEL®
NTEL® CCORE™
OR E ™ PROCESADOR
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RO CE S A D O R PPROCESADOR
RO CE S A D O R PPROCESADOR
RO CE S A D O R
i9-7980XE
i9 -7980XE INTEL®
INTEL® CORE™
CORE ™ INTEL®
INTEL® CORE™
CORE ™ IINTEL®
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OR E ™ IINTEL®
NTEL® CCORE™
OR E ™
EEXTREME
X TREME EDEDITION
ITION i9-7960X
i9 -7960X ii9-7940X
9 -7940X ii9-7920X
9 -7920X ii9-7900X
9 -790 0X
VVelocidad
elocidad de reloj
reloj bá
básica
sica A co
convenir
nvenir A co
convenir
nvenir A co
convenir
nvenir A co
convenir
nvenir 3.
3.33
¡¡ÎÏû¢
Î Ï û¢
C
Cantidad
a nt i d a d d
deen
núcleos
úcleos 1
18
8 / 36
36 16
16 / 32
32 1
14
4 / 28
28 1
12
2/2
24
4 1
10
0/2
20
0
/ ssubprocesos
ubprocesos d del
el
p
procesador
rocesador
Tecnología Intel®
Tecnología Turbo
Intel® Turbo Sí Sí Sí Sí Sí
Boost Max
Boost Ma x 3.0
3.0
Tecnología Intel®
Tecnología Turbo
Intel® Turbo Sí Sí Sí Sí Sí
Boost 2.0
Boost 2.0
Frecuencia de
Frecuencia Intel® Turbo
de Intel® Turbo A co nvenir
convenir convenir
A convenir A co nvenir
convenir convenir
A convenir 4. 3
4.3
Éððôõ8¡ÎÏû¢
Éððôõ8¡ÎÏû¢
Compatibilidad
Compatibilidad 4 ccanales
anales 4 ccanales
anales 4 ccanales
anales canales
4 canales 4 ccanales
anales DDR4-
DDR4-
de memoria
de memoria DDR 4-2666
DDR4-2666 DDR 4-2666
DDR4-2666 DDR 4-2666
DDR4-2666 DDR4-2666
DDR4-2666 2666
2666
Líneas
L íneas PCI Express
PC I E xpress 44
4 4 44
4 4 44
4 4 44
4 4 44
4 4
PCI
P CI Express 3.0
Express 3 .0 Sí Sí Sí Sí Sí
Multiplicador
Mu núcleos
ltiplicador de n úcleos Sí Sí Sí Sí Sí
desbloqueado
des bloqueado
Tecnología
Tecnología IIntel®
ntel® Sí Sí Sí Sí Sí
æÏúñæóÛéóæâåêïè
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Caché
C aché inteligente
inteligente Intel®
Intel® convenir
A co nvenir convenir
A co nvenir convenir
A co nvenir A co
convenir
nvenir L 3 compartida
L3 compar tida
13.75 M
13.75 MBB
Nue vas instrucciones
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È ÌÚ¡ÈÌÚ ÕТ
ÈÌÚ¡ÈÌÚÕТ
O verclocking h
Overclocking habilitado
abilitado Sí Sí Sí Sí Sí
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ecnología d de
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vvirtualización
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ntel®
C
Chipset
hipset IIntel®
ntel® X299
X299 X299
X299 X
X299
299 X299
X299 X299
X299
re
recomendado
comendado
TDP
TDP A co nvenir
convenir A co nvenir
convenir A co nvenir
convenir 140 W
140 140 W
140
á Ȕäâíð¡ÓÎÈ¢
áȔäâíð¡ÓÎÈ¢ 2066
2066 20 66
2066 20 66
2066 2066
2066 2066
2066
1. NNOTA:
OTA: LLos
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úmeros d deepprocesador
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noo
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on una
una mmedida
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características
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dentro de
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de ocesadore
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entre
diferentes
diferentes familias de pr
familias de ocesadores. Consulte
procesadores. Consulte
w w w intel com/products/processor number para
www.intel.com/products/processor_number para
obtener más información.
2. Ïâäæóæçæóæïäêââíâçóæäöæïäêâôêïèíæäðóæ
máxima que se puede lograr con la tecnología
Intel® Turbo Boost 2.0
Saber Electrónica 29
La Nueva Familia
CAR ACTERÍSTICAS DE
CARACTERÍSTICAS DE LA
LA FAMILIA
FAMILIA DE
DE PROCESADORES
PROCESADORES DE
DE LA
LA SSERIE INTEL® CORE™
ERIE INTEL® C OR E ™ X
i7 i5
i7 VVelocidad
elocidad de reloj
reloj bá
básica
sica
P
PROCESADOR
RO CE S A D O R
INTEL®
INTEL® CORE™
i7-7820X
i7-7820X
3
3.6
.6
CORE ™
P
PROCESADOR
RO CE S A D O R
INTEL®
INTEL® CORE™
i7-7800X
CORE ™
i7-780 0X
3.
3.55
P
PROCESADOR
RO CE S A D O R
INTEL®
INTEL® CORE™
i7-7740X
i7-7740X
4.
4.33
CORE ™
PPROCESADOR
RO CE S A D O R
IINTEL®
NTEL® CORE™
i5-7640X
4.0
4.0
CORE ™
i5 -7640X
¡¡ÎÏû¢
Î Ï û¢
C
Cantidad
a nt i d a d d
deen
núcleos
úcleos 8 / 16
16 12
6/12 4/8 4/4
/ ssubprocesos
ubprocesos d del
el
p
procesador
rocesador
Tecnología
Tecnología Intel®
Intel® Turbo
Turbo Sí No No No
Boost
Boost Max
Ma x 3.0
3.0
Tecnología
Tecnología Intel®
Intel® Turbo
Turbo Sí Sí Sí Sí
Boost
Boost 2.0
2.0
Frecuencia
Frecuencia de Intel® Turbo
de Intel® Turbo 4.
4.33 4 .0
4.0 4.5
4.5 4. 2
4.2
Éððôõ8¡ÎÏû¢
Éððôõ8¡ÎÏû¢
Compatibilidad de
Compatibilidad de 4 ccanales
anales 4 ccanales
anales canales
2 canales canales
2 canales
memoria
memoria DDR 4-2666
DDR4-2666 DDR 4-240 0
DDR4-2400 DDR4-2666
DDR4-2666 DDR4-2666
DDR4-2666
L íneas PCI
Líneas P CI E xpress
Express 28 28 16 16
P CI Express
PCI Express 3.0
3.0 Sí Sí Sí Sí
Multiplicador núcleos
Multiplicador de núcleos Sí Sí Sí Sí
desbloqueado
desbloqueado
Tecnología Intel®
Tecnología Intel® Sí Sí Sí No
ÏúñæóÛéóæâåêïè
ÏúñæóÛéóæâåêïè
Caché inteligente
Caché Intel®
inteligente Intel® L3
L 3 compartida
compar tida L3
L 3 ccompartida
ompar tida L3
L 3 compartida
compar tida L3
L 3 compartida
compar tida
11 MB
MB 8.25
8 MB
. 25 M B 8MMB B 6MMB B
Nuevas
Nue vas instrucciones
instrucciones de Sí Sí Sí Sí
ÈÌÚ¡ÈÌÚÕТ
ÈÌÚ¡ÈÌÚ ÕТ
Overclocking
Overclocking habilitado
habilitado Sí Sí Sí Sí
Tecnología
Tecnología d de
e Sí Sí Sí Sí
virtualización
vir tualización IIntel®
ntel®
Chipset IIntel®
Chipset ntel® X 299
X299 X 299
X299 X299
X299 X299
X299
re comendado
recomendado
TDP
TDP 14
1400W 14
1400W 112 W
112 112 W
112
á Ȕäâíð¡ÓÎÈ¢
áȔäâíð¡ÓÎÈ¢ 20 66
2066 20 66
2066 2066
2066 2066
2066
1. N OTA: L
NOTA: Los
os nnúmeros
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Intel no
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una medida
medida del
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esempeño. LosLos números
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procesadores, nono entre
entre
diferentes
diferentes familias
familias de
de prprocesadores.
ocesadores. Consulte
Consulte
www.intel.com/products/processor_number
w w w.intel.com/products/processor_number para para
obtener más á información.ó
2. Ïâäæóæçæóæïäêââíâçóæäöæïäêâôêïèíæäðóæ
máxima que se puede lograr con la tecnología
Intel® Turbo Boost 2.0
30 Saber Electrónica
Procesadores Intel de Décima Generación
FAMILIA
FAMILIA DDEE PROCESADORES
PROCESADORES DE
DE LLAA SERIE
SERIE INTEL®
INTEL® CCORE™
ORE™ X RRESUMEN
ESUMEN DE
DE CARACTERÍSTICAS
CARACTERÍSTICAS
CARACTERÍSTICAS¹
CAR ACTERÍSTICA S¹ B
BENEFICIOS
ENEFICIOS
Tecnología
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åæïõêįäâíðôåðôïȘäíæðôîȋô÷æíðäæôæïæíäéêñåæíñóðäæôâåðóñâóâñóðñðóäêðïâó
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usuarios
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aplicaciones
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Tecnología
ecnología Intel®
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Intel® Turbo Boost 2.0¹
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ASOMBROSA
FLEXIBILIDAD
PARA
OVERCLOCKING
7
Saber Electrónica 31
La Nueva Familia
Para obtener más información, visite www.intel.la * Otros nombres y marcas pueden ser reclamados
1 Óâôäâóâäõæóȏôõêäâôú÷æïõâëâôåæíâôõæäïðíðèȏâôÐïõæíåæñæïåæïåæíâäðïįèöóâäêȔïåæíôêôõæîâúæô como propiedad de terceros.
posible que requieran hardware y software habilitados, o la activación del servicio. El desempeño varía Copyright © 2017 Intel Corporation. Todos los
ôæèȘïíâäðïįèöóâäêȔïåæíôêôõæîâÊðïôöíõæâíçâãóêäâïõæåæôöôêôõæîâðôöåêôõóêãöêåðóîêïðóêôõâö derechos reservados. Intel, el logotipo de
obtenga más información en www.intel.la Intel, Thunderbolt e Intel Core son marcas
2 La alteración de la frecuencia del reloj o del voltaje puede dañar o reducir la vida útil del procesador y comerciales de Intel Corporation o de sus
de otros componentes del sistema; además, es posible que disminuya la estabilidad y el desempeño del subsidiarias en EE. UU. y/o en otros países.
sistema. Es posible que no se puedan aplicar las garantías de los productos si el procesador se utiliza sin
óæôñæõâóíâôæôñæäêįäâäêðïæôÊðïôöíõæäðïíðôçâãóêäâïõæôåæíôêôõæîâúåæíðôäðîñðïæïõæôñâóâðãõæïæó
más detalles.
3 Los procesadores Intel® Core™ i7 designados con un “K” y “X” en el número de procesador están
desbloqueados para el ajuste de desempeño.
4 Óâäâïõêåâåóæâíåæñöæóõðôåêôñðïêãíæôñöæåæ÷âóêâóôæèȘïíâäâïõêåâååæñóðäæôâåðóæôúíâäðïįèöóâäêȔï
åæíôêôõæîâÊðïôöíõæíâôæôñæäêįäâäêðïæôäðóóæôñðïåêæïõæôâíïȘîæóðåæñóðäæôâåðóòöæíæêïõæóæôâð
consulte al proveedor de su sistema si necesita más información.
5 La tecnología Intel® Turbo Boost requiere un sistema con capacidad para esa tecnología. Las tecnologías
Intel Turbo Boost e Intel Turbo Boost 2.0 solo se ofrecen en determinados procesadores Intel®. Consulta
âíçâãóêäâïõæåæõö×ÊÌíåæôæîñæɐð÷âóȏâåæñæïåêæïåðåæíâäðïįèöóâäêȔïåæíôêôõæîâéâóåøâóæú
software. Para obtener más información, visite http://www.intel.com/go/turbo
32 Saber Electrónica
10a generación de familias de
procesadores Intel® Core™
Ficha técnica, Volumen 1 de 2
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en EE. UU. y/o en otros países.
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Copyright © 2019, Intel Corporation. Todos los derechos reservados.
Figuras
1-1 Plataformas de línea de procesador U y línea de procesador Y ...................................... 12
2-1 Ejemplo de conexión de host-clientes DE PECI ........................................................... 20
2-2 Ejemplo de conexión PECI EC .................................................................................. 21
2-3 Estructuras de asignación de dispositivo a dominio ..................................................... 25
2-4 Jerarquía de caché del procesador ............................................................................ 35
2-5 Sistema de cámara de procesador ............................................................................ 44
3-1 Estados de alimentación del procesador .................................................................... 46
3-2 Desglose de la administración de energía inactiva de los núcleos iA
del procesador ....................................................................................................... 49
3-3 Paquete C-Estado Entrada y Salida ........................................................................... 52
4-1 Control de potencia del paquete ............................................................................... 64
4-2 Descripción de la señal de degradación de PROCHOT................................................... 72
5-1 Operaciones de la tecnología de memoria intel®Flex ................................................... 80
5-2 Asignación de modos de entrelazado (IL) y no entrelazado (NIL) .................................. 83
6-1 Diagrama de bloques del subsistema USB-C*............................................................. 90
7-1 Diagrama de bloques de alto nivel ............................................................................ 92
9-1 Arquitectura de visualización del procesador .............................................................. 98
Tablas
1-1 Líneas de procesador ............................................................................................... 9
1-2 Terminología ..........................................................................................................14
1-3 Marcas especiales ...................................................................................................17
3-1 Estados del sistema ................................................................................................46
3-2 Estados del controlador de memoria integrado (IMC)...................................................46
3-3 Combinaciones de estado de interfaz G, S y C ............................................................46
3-4 Núcleos C-estados ..................................................................................................49
3-5 Paquete C-Estados..................................................................................................51
3-6 Paquete más profundo C-Estado disponible ................................................................54
4-1 Especificaciones TDP (línea U/Y-Processor).................................................................60
4-2 Especificaciones del paquete Turbo ...........................................................................60
4-3 Especificaciones de temperatura de unión ..................................................................61
4-4 Modos TDP configurables .........................................................................................65
5-1 Tabla de matriz de soporte DDR ...............................................................................75
5-2 Matriz de soporte de tecnología DDR .........................................................................75
5-5 SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies .............................76
5-3 DDR Capacidad máxima por sistema .........................................................................76
5-4 LPDDR4/x Reglas de población de subcanales .............................................................76
5-6 Configuraciones de módulo SODIMM DDR4 no ECC compatibles
(línea U-Processor) .................................................................................................77
5-7 Configuraciones de dispositivos de memoria descendente DDR4 compatibles
(línea U-Processor) .................................................................................................77
5-8 Configuraciones de DMM LPDDR4/x x 32 compatibles (línea y/u-procesador) ..................78
5-9 Configuraciones de DMM LPDDR4/x x x64 compatibles (línea U/Y-Processor) ..................78
5-10 Ddr4 Soporte de tiempo de memoria del sistema ........................................................79
5-11 LpDDR4/x Soporte de sincronización de memoria del sistema .......................................79
5-12 Asignación de pines de los modos de entrelazado (IL) y no entrelazado (NIL) .................82
6-1 Especificaciones USB...............................................................................................90
6-2 Configuración compatible con USB-C* .......................................................................90
6-3 Configuración no compatible con USB-C* ...................................................................91
6-4 PCIe* a través de la configuración TBT ......................................................................91
8-1 Configuración admitida por SKU................................................................................95
8-2 Decodificación de vídeo acelerada por hardware..........................................................96
8-3 Codificación de vídeo acelerada por hardware .............................................................96
8-4 Configuración de hardware de gráficos híbridos...........................................................98
9-1 Mostrar disponibilidad de puertos y velocidad de enlace para líneas de
procesador Y/U ......................................................................................................99
9-2 Frecuencias de puerto ........................................................................................... 101
9-3 Resoluciones de pantalla y ancho de banda de enlace para cálculos de transporte
multiflujo............................................................................................................. 103
9-4 DisplayPort* Resolución máxima............................................................................. 104
9-5 RESOLUción máxima HDMI*.................................................................................. 105
9-6 DVI Resolución máxima soportada ......................................................................... 106
9-7 Resolución máxima de DisplayPort integrada ........................................................... 106
9-8 Formatos de audio compatibles con el procesador a través de HDMI y
DisplayPort* ........................................................................................................ 107
11-1 Terminología de tablas de señales........................................................................... 111
11-2 Interfaz de memoria DDR4 .................................................................................... 111
Número de
Descripción Fecha de revisión
revisión
1 Introducción
Línea de
BGA1377 9w 4 64/48/32 2/1
procesador Y
1-Chip
Línea U-Processor BGA1526 15w 4 64/48/32 2/1
Notas:
1. La oferta de líneas de procesador puede cambiar.
2. Para la configuración adicional de TDP, consulteTable 4-1, “Especificaciones TDP (línea U/Y-
Processor)”
3. La carga de trabajo de TDP no refleja varios casos de conectividad de E/S, como Thunderbolt™.
DDIx2
Digital Display Interface x 2 DDR Ch.A
DDR Ch.B LPDDR4/DDR4
DDR Sub-Ch.C System Memory
eDP* DDR Sub-Ch.D
embedded DisplayPort*
PCI Express*/
CSI2 + I2C SATA HDD/SSD
UF/WF Cameras
eMMC
SPI eMMC 5.0 Storage
BIOS/FW Flash
SPI I2S/HDAUDIO
TPM HD Audio Codec
PECI/SMBus
SPI eSPI EC
Touch Screen
I2 C
MIPI* Dphy
Fingerprint Sensor SPI / USB 2.0
PCI Express*/ ROP PMIC
USB + I2C
USB 2.0
SmartCard Reader
SMBus 2.0
3G/4G Wi-Fi, WiGig, BT &
GNSS
I2C_ISH
SVID
IMVP9
Este documento cubre todas las líneas de procesador de la 10a generaciónde Intel®
Core ™ cliente (usted e Y) para el segmento de cliente. No todas las interfaces y
características del procesador están presentes en todas las líneas de procesador. La
presencia de varias interfaces y características se indicará dentro de las secciones y
tablas pertinentes.
Nota: Apagado se refiere al estado en el que están apagados todos los rieles de alimentación
del procesador.
Nota: La disponibilidad de las características puede variar entre las STU del procesador.
Extensiones DirectX*:
• PixelSync, InstantAccess, Rasterización conservadora, Lecturas de destino de
renderización, Desnormas de punto flotante, Memoria virtual compartida, Atómico
de punto flotante, indexación de muestras MSAA, Muestreo rápido (LOD grueso),
Texturas acolchadas, Kernels GPU Enqueue, Señales GPU unidad de procesamiento.
Otras mejoras incluyen la compresión de color.
7a generación de familias
de procesadores Intel®
para U/Y-Platforms, Hoja
de datos Volumen 2 de 2
7a generación de familias
de procesadores Intel®,
actualización de
especificaciones
7a generación de la
plataforma de E/S Intel®
Processor Families,
Datasheet Volumen 1 de 2
7a generación de Intel®
plataforma de E/S de
procesadores Intel, hoja de
datos Volumen 2 de 2
Línea de procesador y Sí Sí Sí Sí
Línea de procesadores U Sí Sí Sí Sí
DP* DisplayPort*
ECC Código de corrección de errores - utilizado para corregir errores de transacciones DDR
Tecnología de virtualización Intel® (Intel® VT) para E/S dirigidas. Intel® VT-d es una
asistencia de hardware, bajo control de software del sistema (Virtual Machine Manager u
Intel® VT-d OS), para habilitar la virtualización de dispositivos de E/S. Intel® VT-d también ofrece una
seguridad sólida al proporcionar protección contra los DMA errantes mediante el uso de la
reasignación de DMA, una característica clave de Intel® VT-d.
Tecnología de memoria SDRAM de doble velocidad de datos de baja potencia /x- ahorro de
LPDDR4/x
energía adicional.
Modo de baja potencia.La frecuencia LPM es menor o igual que la frecuencia LFM. El LPM
LPM TDP es menor que el LFM TDP, ya que la configuración de LPM limita el procesador a la
operación de un solo subproceso
Paquete multichip - incluye el procesador y el PCH. En algunas SKUs puede tener caché
Mcp
adicional en el paquete.
Motion Picture Expert Group, organismo estándar internacional JTC1/SC29/WG11 bajo ISO/
Mpeg IEC que ha definido estándares de compresión de audio y vídeo como MPEG-1, MPEG-2 y
MPEG-4, etc.
No crítico para funcionar. Las ubicaciones NCTF son típicamente bolas/tierras reservadas no
Nctf críticas o terrestres de tierra redundantes, por lo que la pérdida de la continuidad de la
junta de soldadura al final de la vida útil no afectará la funcionalidad general del producto.
El término "núcleo del procesador" se refiere al propio Si die, que puede contener varios
Núcleo del núcleos de ejecución. Cada núcleo de ejecución tiene una caché de instrucciones, una
procesador memoria caché de datos y una memoria caché L2 de 256 KB. Todos los núcleos de
ejecución comparten la LLC.
Sci Interrupción del control del sistema. SCI se utiliza en el protocolo ACPI.
Estados de alimentación del controlador USB que van desde D0i0 a D0i3, donde D0i0 está
D0ix-states
completamente encendido y D0i3 se apaga principalmente. Controlado por SW.
Los corchetes ([]) a veces siguen una bola, un pin, un registro o un nombre de bit. Estos
[] corchetes encierran un rango de números, por ejemplo TCP[2:0]_TXRX_P[1:0] puede hacer
referencia a 4 pines USB-C* o EAX[7:0] puede indicar un rango de 8 bits de longitud.
Los números hexadecimales se identifican con una x en el número. Todos los números son
0x000 decimales (base 10) a menos que se especifique lo contrario. Los números binarios no evidentes
tienen la 'b' adjunta al final del número, por ejemplo 0101b
Una barra azul vertical en el margen exterior de una página indica que se realizaron cambios
|
desde la revisión anterior de este documento.
§§
2 Tecnologías
Este capítulo proporciona una descripción de alto nivel de las tecnologías Intel
implementadas en el procesador.
La implementación de las características puede variar entre las STU del procesador.
Los detalles sobre las diferentes tecnologías de los procesadores Intel y otras notas
externas relevantes se encuentran en el sitio web de la tecnología Intel:
http://www.intel.com/technology/
VCCST
VCCST
Q3
nX
Q1
nX
PECI
Q2
CPECI
1X
<10pF/Node
Additional
PECI Clients
Out
VREF_CPU
VCCST PECI
Embedded
Controller
In
43 Ohm
VCCST
necesiten emular bits A/D marcando las estructuras de paginación EPT como no
presentes o de solo lectura, e incurrir en la sobrecarga de las salidas de
máquina virtual de error de página EPT y el procesamiento de software
asociado.
• Cambio de EPTP (puntero EPT)
— La conmutación EPTP es una función de máquina virtual específica. La
conmutación EPTP permite que el software invitado (en la operación no root de
VMX, compatible con EPT) solicite una jerarquía de estructura de paginación
EPT diferente. Esta es una característica por la cual el software en la operación
no root VMX puede solicitar un cambio de EPTP sin una salida de máquina
virtual. El software podrá elegir entre un conjunto de valores EPTP potenciales
determinados de antemano por el software en la operación raíz VMX.
• Salir del bucle de pausa
— Admite programadores VMM que buscan determinar cuándo un procesador
virtual de una máquina virtual multiprocesador no está realizando un trabajo
útil. Esta situación puede producirse cuando no todos los procesadores
virtuales de la máquina virtual están programados actualmente y cuando el
procesador virtual en cuestión está en un bucle que implica la instrucción
PAUSE. La nueva característica permite la detección de tales bucles y por lo
tanto se llama salida de bucle PAUSE.
(Dev 0, Func 1)
Context entry 0
Address Translation
Context entry Table Structures for Domain B
For bus 0
Para obtener más información, consulte Intel® Virtualization Technology for Directed I/
O Architecture Specification http://www.intel.com/content/dam/www/public/us/en/
documents/product-specifications/vt-directed-io-spec.pdf
Nota: Es posible que la tecnología Intel® VT-d no esté disponible en todas las STU.
Los siguientes son los controles de ejecución de máquinas virtuales relevantes para la
virtualización de APIC y las interrupciones virtuales
• Entrega de interrupción virtual. Esto controla la evaluación y la entrega de
interrupciones virtuales pendientes. También permite la emulación de escrituras
(asignadas a memoria o basadas en MSR, como habilitadas) a los registros APIC
que controlan la priorización de interrupciones.
• Utilice la sombra TPR. Este control permite la emulación de accesos al registro de
prioridad de tarea (TPR) del APIC a través de CR8 y, si está habilitado, a través de
las interfaces asignadas a memoria o basadas en MSR.
• Virtualice los accesos APIC. Este control permite la virtualización de accesos
asignados a memoria al APIC provocando salidas de máquina virtual en accesos a
una página de acceso APIC especificada por VMM. Algunos de los otros controles, si
se establecen, pueden hacer que se emulen algunos de estos accesos en lugar de
provocar salidas de máquina virtual.
• Virtualice el modo x2APIC. Este control permite la virtualización de accesos
basados en MSR al APIC.
• Virtualización de registro APIC. Este control permite lecturas asignadas a
memoria y basadas en MSR de la mayoría de los registros APIC (según está
habilitado) al satisfacerlos desde la página APIC virtual. Dirige las escrituras
asignadas a memoria en la página de acceso a APIC a la página DeAPIC virtual, a
continuación de ellas mediante salidas de máquina virtual para la emulación de
VMM.
• Procesar interrupciones publicadas. Este control permite que el software
publique interrupciones virtuales en una estructura de datos y envíe una
notificación a otro procesador lógico; al recibir la notificación, el procesador de
destino procesará las interrupciones publicadas copiándolas en la página Virtual-
APIC.
Nota: Es posible que la tecnología de virtualización APIC ® Intel no esté disponible en todas
las STU.
Las especificaciones y descripciones funcionales de Intel® APIC Virtualization se
incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen
3. Disponible en:
http://www.intel.com/products/processor/manuals
http://www.intel.com/content/www/us/en/software-developers/intel-txt-software-
development-guide.html
Nota: Es posible que la tecnología Intel® TXT no esté disponible en todas las STU.
Nota: Es posible que la tecnología Intel® AES-NI no esté disponible en todas las STU.
Los beneficios de esta protección es que Boot Guard puede ayudar a mantener la
integridad de la plataforma al evitar la reasignación del hardware del fabricante para
ejecutar una pila de software no autorizada.
Nota: La disponibilidad de Boot Guard puede variar entre las diferentes STU.
Para obtener más información, consulte el Manual del desarrollador del software Intel®
64 Architectures, Volumen 3:
http://www.intel.com/products/processor/manuals
Se puede acceder al código de enclave mediante nuevos comandos ISA especiales que
saltan por direcciones predefinidas de Enclave. Solo se puede acceder a los datos de un
Enclave desde ese mismo código de Enclave.
Intel® SGX cuenta con un motor de cifrado de memoria que cifra la memoria de
Enclave, así como la protege de los ataques de reproducción y daños.
Para obtener más información, consulte el sitio web de Intel® SGX en:
https://software.intel.com/en-us/sgx
Las extensiones SHA ® Intel son una familia de siete instrucciones basadas en las
extensiones INTEL® Streaming SIMD (Intel® SSE) que se utilizan conjuntamente para
acelerar el rendimiento del procesamiento de SHA-1 y SHA-256 en procesadores
basados en arquitectura Intel. Dada la creciente importancia de SHA en nuestros
dispositivos informáticos cotidianos, las nuevas instrucciones están diseñadas para
proporcionar un impulso necesario de rendimiento para aplicar hash a un único búfer
de datos. Las ventajas de rendimiento no solo ayudarán a mejorar la capacidad de
respuesta y reducir el consumo de energía de una aplicación determinada, sino que
también pueden permitir a los desarrolladores adoptar SHA en nuevas aplicaciones
para proteger los datos al mismo tiempo que cumplen con sus objetivos de experiencia
de usuario. Las instrucciones se definen de una manera que simplifica su asignación en
el flujo de procesamiento de algoritmos de la mayoría de las bibliotecas de software, lo
que permite un desarrollo más fácil.
http://software.intel.com/en-us/articles/intel-sha-extensions
Si el sistema operativo opta por utilizar UMIP, se aplica la siguiente instrucción para
ejecutarse en modo de supervisor:
• SGDT - Almacene el valor de registro GDTR
• SIDT - Almacene el valor de registro IDTR
• SLDT - Almacene el valor de registro LDTR
• SMSW - Almacenar palabra de estado de la máquina
• STR - Almacenar el valor de registro TR
La LLC también puede ser referida como una caché de tercer nivel.
La LLC se comparte entre todos los núcleos de IA, así como los gráficos del procesador.
Las memorias caché de primer y segundo nivel no se comparten entre núcleos físicos y
cada núcleo físico tiene un conjunto independiente de cachés.
El tamaño de la LLC es Específico de SKU con un máximo de 2MB por núcleo físico y es
una caché asociativa de 16 maneras.
Other System
Devices
PCIe
Agent Local Memory
Notas:
1. L1 Caché de datos (DCU) - 48 KB (por núcleo)
2. L1 Caché de instrucciones (IFU) - 32KB (por núcleo)
3. MLC - Caché de nivel medio - 512 KB (por núcleo)
Un sistema operativo que permite una capacidad de frecuencia variada por núcleo
puede maximizar el ahorro de energía y el uso del rendimiento mediante la asignación
de tareas a los núcleos más rápidos, especialmente en cargas de trabajo de recuento
de núcleos bajos.
Los procesadores habilitados con estas capacidades también pueden permitir que el
software (más comúnmente un controlador) anule el límite máximo de frecuencia Turbo
por núcleo y notifique al sistema operativo a través de un mecanismo de interrupción.
Para obtener más información sobre la tecnología Intel® Turbo Boost Max 3.0, consulte
http://www.intel.com/content/www/us/en/architecture-and-technology/turbo-boost/
turbo-boost-max-technology.html
Nota: Es posible que la tecnología Intel® Turbo Boost Max 3.0 no esté disponible en todas las
SKU.
Nota: Es posible que la tecnología Intel® HT no esté disponible en todas las SKU.
Nota: Es posible que Intel® Turbo Boost Technology 2.0 no esté disponible en todas las SKU.
Nota: Dado que hay una latencia de transición baja entre los estados P, es posible un número
significativo de transiciones por segundo.
Las extensiones vectoriales ® avanzadas (Intel® AVX) están diseñadas para lograr un
mayor rendimiento para determinadas operaciones de enteros y punto flotante. Debido
a las diferentes características de potencia del procesador, el uso de instrucciones AVX
puede hacer que a) las piezas operen por debajo de la frecuencia base b) algunas
piezas con Intel® Turbo Boost Technology 2.0 para no lograr ninguna o
máximafrecuencias turbo. El rendimiento varía según el hardware, el software y la
configuración del sistema, y el usuario debe consultar al fabricante del sistema para
obtener más información.
Nota: Es posible que Las tecnologías AVX y AVX2 de Intel® no estén disponibles en todas las
STU.
Las mejoras clave proporcionadas por la arquitectura x2APIC a través de xAPIC son las
siguientes:
• Compatibilidad con dos modos de funcionamiento para proporcionar compatibilidad
con versiones anteriores y extensibilidad para futuras innovaciones de plataforma:
— En el modo de compatibilidad xAPIC, se accede a los registros APIC a través de
la interfaz asignada a memoria a una página de 4K-Byte, idéntica a la
arquitectura xAPIC.
— En el modo x2APIC, se accede a los registros APIC a través de interfaces de
registro específico del modelo (MSR). En este modo, la arquitectura x2APIC
proporciona una mayor capacidad de direccionamiento del procesador y
algunas mejoras en la entrega de interrupciones.
• Mayor rango de direccionamiento del procesador en modo x2APIC:
— El campo físico xAPIC ID aumenta de 8 bits a 32 bits, lo que permite la
direccionamiento del procesador de interrupción hasta procesadores 4G-1 en
modo de destino físico. Una implementación de procesador de arquitectura
x2APIC puede admitir menos de 32 bits de forma transparente de software.
— El campo lógico xAPIC ID aumenta de 8 bits a 32 bits. El ID x2APIC lógico de
32 bits se divide en dos subcampos: un ID de clúster de 16 bits y un ID lógico
de 16 bits dentro del clúster. Por lo tanto, ((2-20) - 16) los procesadores se
pueden dirigir en modo de destino lógico. Las implementaciones del procesador
pueden admitir menos de 16 bits en el subcampo de ID de clúster y el
subcampo de ID lógico de forma independiente del software.
• Interfaz MSR más eficiente para acceder a los registros APIC:
— Para mejorar la entrega de interrupciones entre procesadores y autodirigidas,
así como la capacidad de virtualizar el APIC local, solo se puede acceder al
conjunto de registros APIC a través de interfaces basadas en MSR en modo
x2APIC. La interfaz de E/S asignada a memoria (MMIO) utilizada por xAPIC no
se admite en el modo x2APIC.
• La semántica para acceder a los registros APIC se ha revisado para simplificar la
programación de los registros APIC utilizados con frecuencia por el software del
Nota: Es posible que la tecnología Intel® x2APIC no esté disponible en todas las STU.
Nota: Intel® es posible que TSX-NIno esté disponible en todas las STU.
C PU C PU
C o re 0 C o re 1
DRAM
Memory Bus
C PU C PU
C o re 2 C o re 3
Memory Bus
SR A M G N A
D SP
Las instrucciones Intel® AVX-512 son importantes porque abren mayores capacidades
de rendimiento para las tareas computacionales más exigentes. Las instrucciones de
Intel® AVX-512 ofrecen el mayor grado de compatibilidad con el compilador al incluir
un nivel sin precedentes de riqueza en el diseño de las capacidades de instrucción.
Intel® AVX-512 ofrece un nivel de compatibilidad con Intel® AVX que es más fuerte
que las transiciones anteriores a nuevos anchos para operaciones SIMD. A diferencia de
Intel® SSE e Intel® AVX que no se pueden mezclar sin penalizaciones de rendimiento,
la mezcla de instrucciones Intel® AVX e Intel® AVX-512 es compatible sin
penalización. Intel® AVX registra el mapa YMM0-YMM15 en Intel® AVX-512 registra
ZMM0-ZMM15 (en modo x86-64), al igual que Intel® SSE registra el mapa en los
registros Intel® AVX. Por lo tanto, en los procesadores con compatibilidad con Intel®
AVX-512, las instrucciones Intel® AVX e Intel® AVX2 funcionan en los 128 o 256 bits
inferiores de los primeros 16 registros ZMM.
https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
Intel® AVX-512 tiene varias extensiones que CPUID se ha mejorado para exponer.
• AVX512F (Foundation): amplía la mayoría de las instrucciones AVX basadas en 32
bits y 64 bits con el esquema de codificación EVEX para admitir registros de 512
bits, máscaras de operación, difusión de parámetros y redondeo integrado y control
de excepciones
• AVX512CD (Detección de conflictos): detección eficiente de conflictos para permitir
vectorizar más bucles
• AVX512BW (Byte y Word): extiende AVX-512 para cubrir operaciones de enteros de
8 y 16 bits
• AVX512DQ (Doubleword y Quadword) - extiende AVX-512 para cubrir operaciones
de enteros de 32 bits y 64 bits
• AVX512VL (Longitud vectorial): amplía la mayoría de las operaciones AVX-512 para
que también funcionen en registros XMM (128 bits) y YMM (256 bits)
• AVX512IFMA (Integer Fused Multiply-Add) - multiplicado-añadir fusionado de
enteros usando precisión de 52 bits
• AVX512VBMI (Instrucciones de manipulación de bytes vectoriales) - añade
instrucciones de permutación de bytes vectoriales que no estaban presentes en
AVX-512BW
• AVX512VBMI2 (Instrucciones de manipulación de bytes vectoriales 2) - añade
carga de bytes/palabras, almacenamiento y concatenación con desplazamiento
• VPOPCNTDQ - recuento de bits establecidos en 1
• VPCLMULQDQ - multiplicación sin carga de cuadriláteras
• AVX-512VNNI (Instrucciones de red neuronal vectorial) - instrucciones vectoriales
para el aprendizaje profundo
• AVX512GFNI (Instrucciones Nuevas de Campo de Galois) - instrucciones
vectoriales para calcular los campos de Galois
• AVX512VAES (instrucciones Vector AES) - instrucciones vectoriales para la
codificación AES
• AVX512BITALG (Algoritmos de bits) - instrucciones de manipulación de bytes/
palabras de bits que amplían VPOPCNTDQ
Nota: Es posible que Intel® AVX-512 no estén disponibles en todas las STU.
hardware puede optar por conservar la línea en cualquiera de los niveles de la jerarquía
de caché y, en algunos casos, puede invalidar la línea de la jerarquía de caché. El
operando de origen es una ubicación de memoria de bytes.
https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
Camera Subsystem 1
Flash LED Privacy LED
CSIǦ2
Sensor Module
Camera Control Logic
IPU4 PMIC
Input Subsystem
Processor’s
ISP
MIPI* CSI-2
I2C (A)
Interfaces
PCH
Camera Subsystem 2
I2C (B) Camera Subsystem 3
Camera Subsystem 4
Intel® VTune™ Amplifier for Systems y Intel® System Debugger forman parte del
producto Intel® System Studio 2015 (y versiones posteriores), que incluye
actualizaciones para las nuevas características de depuración y seguimiento, incluidos
Intel® PT e Intel® Trace Hub.
Una actualización de la utilidad de rendimiento Linux*, con soporte para Intel® PT, está
disponible para su descarga en https://github.com/virtuoso/linux-perf/tree/intel_pt.
Requiere reconstruir el kernel y la utilidad perf.
§§
3 Administración de energía
Este capítulo proporciona información sobre los siguientes temas de administración de
energía:
• Estados de configuración avanzada e interfaz de alimentación (ACPI)
• Administración de energía de Processor IA Core
• Administración de energía del controlador de memoria integrado (IMC)
• Administración de energía de gráficos del procesador
G0 – Working
S0 – Processor powered on
C0 – Active mode
P0
Pn
C2
C3
C6
C7
C8
C9
C10
G1 – Sleeping
G2 – Soft Off
G3 – Mechanical Off
* Note: Power states availability may vary between the different SKUs
Full On: CPU en funcionamiento. Los dispositivos individuales pueden estar apagados para
G0/S0/C0 ahorrar energía. Los diferentes niveles de funcionamiento de la CPU se definen por los
estados Cx.
GO/S0/Cx Estado Cx: CPU administra los propios estados C y puede estar en estado de baja potencia
Soft Off: El contexto del sistema no se mantiene. Toda la alimentación se cierra excepto la
G2/S5 lógica necesaria para reiniciar. Se requiere un arranque completo al despertar.
Aquí, SLP_S3, SLP_S4 y SLP_S5 están activos hasta que se produce un reactivación.
Apagado de la carga
CKE desafirmó (no se autoactualiza) con todos los bancos cerrados.
previa
Apagado activo CKE desafirme (no auto-actualización) con un banco mínimo activo.
G0 S0 C0 Full On On Full On
Deep Power
G0 S0 C6/C7 On Deep Power Down
Down
Modo de suspensión y
Apagado, excepto
G1 S3 Apagado Off arranque inmediato en
RTC
memoria
Apagado, excepto
G1 S4 Apagado Off Suspender en disco
RTC
Apagado, excepto
G2 S5 Apagado Off Soft Off
RTC
Precaución: La fiabilidad a largo plazo no se puede garantizar a menos que todos los estados
inactivos de baja potencia estén habilitados.
Mientras que los subprocesos individuales pueden solicitar estados C de baja potencia,
las acciones de ahorro de energía solo tienen lugar una vez que se resuelve el estado C
del núcleo de IA del procesador. Los estados C del núcleo de IA del procesador se
resuelven automáticamente por el procesador. Para los estados C del núcleo IA del
subproceso y del procesador, se requiere una transición hacia y desde el estado C0
antes de entrar en cualquier otro estado C.
Para los sistemas operativos heredados, las lecturas de E/S P_LVLx se convierten
dentro del procesador en la solicitud de estado C MWAIT equivalente. Por lo tanto,
P_LVLx lecturas no dan lugar directamente a lecturas de E/S al sistema. La
característica, conocida como redirección MWAIT de E/S, debe estar habilitada en el
BIOS. Para habilitarlo, consulte la especificación de BIOS de la familia de procesadores
adecuada.
En general, los estados C más profundos, como C6 o C7, tienen latencias largas y
tienen costos de entrada/salida de energía más altos. Las penalizaciones de
rendimiento y energía resultantes se vuelven significativas cuando la frecuencia de
entrada/salida de un estado C más profundo es alta. Por lo tanto, el uso incorrecto o
ineficiente de estados C más profundos tiene un impacto negativo en la duración de la
Package C0
Package
C2
Notas:
1. La visualización en PSR solo está en la configuración del panel integrado único y la función PSR de
soporte de panel.
2. En el paquete C10, el TCSS puede ingresar el TC-frío cuando ningún dispositivo conectado a ninguno de
los puertos TCSS.
En espera moderna
Cuando todos los núcleos iA del procesador solicitan C7 o c-estado más profundo, la
heurística interna vacía dinámicamente la LLC. Una vez que los núcleos IA del
procesador ingresan un estado C profundo, dependiendo de su petición del subestado
MWAIT, la LLC se vacía gradualmente N-ways a la vez o vaciado todos a la vez. Sobre
los núcleos del iA del procesador que salen al estado C0, la LLC se expande
gradualmente sobre la base de la heurística interna.
Nota: La resolución de pantalla no es el único factor que influye en el estado C del paquete
más profundo en el que puede entrar el procesador. Las latencias del dispositivo, las
latencias de respuesta de interrupción y los estados C principales son entre otros
factores que influyen en el estado C del paquete final en el que el procesador puede
entrar.
Número de
Resolución PSR habilitado PSR discapacitado
pantallas
Notas:
1. Todos los estados profundos están con la pantalla activada.
2. El estado C más profundo tiene varianza, dependiente de varios parámetros tales como Dispositivos SW
y Plataforma.
característica de rendimiento que hace uso de la potencia del paquete no utilizado y las
térmicas para aumentar el rendimiento de las aplicaciones. El aumento de la frecuencia
viene determinado por la cantidad de potencia y presupuesto térmico disponible en el
paquete, y la demanda de la aplicación para el rendimiento adicional del procesador o
gráficos. El control de núcleo IA del procesador es mantenido por un controlador
integrado. El controlador de gráficos se ajusta dinámicamente entre los estados P para
mantener un rendimiento, potencia y térmicas óptimos. El controlador de gráficos
siempre colocará el motor de gráficos en su estado P más bajo posible. Intel®
Frecuencia dinámica de gráficos requiere compatibilidad con BIOS. La potencia
adicional y el presupuesto térmico deben estar disponibles.
Antes de cambiar la velocidad de datos DDR, el procesador establece DDR para auto-
actualizar y cambia los parámetros necesarios. La tensión DDR permanece estable y sin
cambios.
Consulte Table 5-5, “SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode
Frequencies”.
Nota: Intel es compatible con ROP PMIC como parte de las líneas de procesador Y/U.
§§
4 Gestión Térmica
Nota Definición
Los valores TDP y TDP configurables son la disipación de potencia promedio en el límite de condición
de funcionamiento de la temperatura de unión, para el segmento Y la configuración de SKU, para el
1 cual el procesador se valida durante la fabricación al ejecutar un Carga de trabajo de alta complejidad
especificada por Intel con la frecuencia del núcleo de IA del procesador correspondiente a la
configuración y la SKU.
La carga de trabajo de TDP puede consistir en una combinación de aplicaciones intensivas de núcleo
2
IA y núcleo gráfico.
El límite mostrado es una potencia promediada por tiempo, basada en el parámetro Turbo Time. La
5 potencia absoluta del producto puede superar los límites establecidos para duraciones cortas o bajo
cargas de trabajo de virus o no caracterizadas.
El procesador se controlará según el Section 2.4.6.1, “Supervisión de energía Intel® Turbo Boost
2.0”límite de potencia especificado como se describe en . Si el valor de potencia y/o 'Parámetro de
6 tiempo Turbo' se cambia durante el tiempo de ejecución, el algoritmo puede tardar un corto período
de tiempo (aproximadamente de 3 a 5 veces el 'Parámetro de tiempo Turbo') para que el algoritmo se
asiente en los nuevos límites de control.
8 Para cargas de trabajo turbo controlables, el límite PL2 puede superarse hasta 10 ms.
El nivel de potencia lpM es una potencia oportunista y no es un valor garantizado, ya que los usos y
9
las implementaciones pueden variar.
Los límites de potencia pueden variar dependiendo de si el producto admite los modos 'TDP-up' y/o
10 'TDP-down'. Los límites de potencia predeterminados se pueden encontrar en el PKG_PWR_SKU MSR
(614h).
El troquel del procesador no alcanza la potencia máxima sostenida simultáneamente ya que la suma
11 del presupuesto de potencia estimado del 2 dados se controla para ser igual o menor que el límite tDP
(PL1) del paquete.
15 La carga de trabajo de TDP no refleja varios casos de conectividad de E/S, como Thunderbolt.
Hardware por defecto de PL1 Tau-1s, Al incluir los beneficios disponibles de las características de
16
administración térmica y de energía, se recomienda utilizar PL1 Tau-28s.
Configurable 12/13o
0,9 GHz
TDP-Down
Línea U- Tj Límite de
Procesador BGA temperatura de 0 100 35 100 1, 2
unión
Línea de Tj Límite de
procesador Y temperatura de 0 100 0 90 oC 1, 2, 3
BGA unión
Notas:
1. La solución térmica debe asegurarse de que la temperatura del procesador no exceda la temperatura de especificación TDP.
2. La temperatura de unión del procesador es monitoreada por sensores de temperatura digitales (DTS). Para la precisión de
Section 4.2.3.2.1, “Precisión del sensor térmico digital (Taccuracy)”DTS, consulte .
3. Para que la línea de procesador Y cumpla con la temperatura de especificación TDP de 90oC, el valor de TCC Offset 10 y Tau
debe programarse en MSR 1A2h. El valor recomendado TCC_Offset promediar Tau es 5s.
La tecnología Intel® Turbo Boost 2.0 permite que los núcleos IA del procesador
funcionen más rápido que la frecuencia base. Se invoca de forma oportuna y
automática, siempre y cuando el procesador se ajuste a sus límites de temperatura,
suministro de potencia y control de corriente. Cuando Intel® Turbo Boost Technology
2.0 está habilitado:
• Se espera que las aplicaciones se acerquen más a TDP con más frecuencia, ya que
el procesador intentará maximizar el rendimiento aprovechando el presupuesto de
energía disponible estimado en el paquete del procesador.
• El procesador puede exceder el TDP durante duraciones cortas para utilizar
cualquier capacitancia térmica disponible dentro de la solución térmica. La duración
y el tiempo de dicha operación pueden estar limitados por los registros
configurables en tiempo de ejecución de la plataforma dentro del procesador.
• La operación de frecuencia máxima de gráficos se basa en la suposición de que solo
uno de los dominios gráficos (GT/GTx) esté activo. Esta definición es similar al
concepto Turbo de núcleo IA, donde se puede lograr una frecuencia máxima de
turbo cuando solo hay un núcleo IA activo. Dependiendo de la carga de trabajo que
se aplique y la distribución entre los dominios gráficos, es posible que el usuario no
observe la frecuencia de gráficos pico para una carga de trabajo o punto de
referencia determinados.
• Las soluciones térmicas y la refrigeración de la plataforma que están diseñadas
para menos que la orientación del diseño térmico pueden experimentar problemas
térmicos y de rendimiento.
Nota: La disponibilidad de Intel® Turbo Boost Technology 2.0 puede variar entre las
diferentes STU.
Notas:
1. La implementación de Intel® Turbo Boost Technology 2.0 solo requiere la
configuración de PL1, PL1 Tau y PL2.
2. PL3 y PL4 están deshabilitados de forma predeterminada.
Time
Note1: Optional Feature, default is disabled
Nota: Las tecnologías configurables TDP y Low-Power Mode no son tecnologías de mejora de
la duración de la batería.
Nota: La disponibilidad de TDP configurable puede variar entre las diferentes SSU.
Con cTDP, el procesador ahora es capaz de alterar la potencia máxima sostenida con
una frecuencia base de núcleo IA de procesador alternativo. El TDP configurable
permite el funcionamiento en situaciones donde hay refrigeración adicional disponible o
situaciones en las que se desea un modo de operación más frío y silencioso.
Base La disipación de potencia media y el límite de Table 4-1, “Especificaciones TDP (línea U/Y-
Processor)”Table 4-3, “Especificaciones de temperatura de unión” condición de
funcionamiento de la temperatura de unión, especificado en y para el segmento y la
configuración de SKU, para los que el procesador se valida durante la fabricación al
ejecutar una carga de trabajo de alta complejidad especificada por Intel asociada en la
frecuencia del núcleo de IA del procesador correspondiente a la configuración y la SKU.
TDP-Down Frecuencia del núcleo IA del procesador donde la fabricación confirma la funcionalidad
lógica dentro del conjunto de Table 4-1, “Especificaciones TDP (línea U/Y-Processor)”
límites Table 4-3, “Especificaciones de temperatura de unión”de condición de
funcionamiento especificados para el segmento SKU y la configuración configurable TDP-
Down en y . La frecuencia de reducción de TDP configurable y el TDP correspondiente es
inferior a la frecuencia base del núcleo IA del procesador y al TDP base del segmento
SKU.
En cada modo, los límites de potencia de Intel® Turbo Boost Technology 2.0 se
reprograman junto con un nuevo rango de frecuencia controlado por el sistema
operativo. El modo cTDP no cambia la frecuencia máxima del núcleo IA por procesador.
LPM se puede configurar para utilizar cada uno de los métodos siguientes para reducir
la potencia activa:
• Restringir los límites de control de potencia del paquete y la disponibilidad de la
tecnología Intel® Turbo Boost
• Actividad del núcleo de IA del procesador fuera de la conexión (Mover el tráfico del
procesador a un subconjunto de núcleos)
• Colocación de un núcleo IA de procesador en LFM o LSF (frecuencia admitida más
baja)
• Utilización de la modulación del reloj IA
• Reducción del número de EU activas al equivalente de GT2 (aplicable solo para STU
GT3)
• La potencia LPM tal como se indica en la tabla Especificaciones TDP se define en el
punto en el que el núcleo del procesador IA que trabaja en LSF, GT - RPn y 1 núcleo
IA activo
Una vez que la temperatura ha bajado por debajo de la temperatura del disparo, la
frecuencia de funcionamiento y el voltaje volverán al punto de funcionamiento normal
del sistema.
Una vez que se resuelve una relación frecuencia/bus de destino, el núcleo iA del
procesador pasará automáticamente al nuevo destino.
• En una transición de punto de operación hacia arriba, la transición de voltaje
precede a la transición de frecuencia.
• En una transición hacia abajo, la transición de frecuencia precede a la transición de
voltaje.
• El procesador sigue ejecutando instrucciones. Sin embargo, el procesador detendrá
la ejecución de instrucciones para transiciones de frecuencia.
El control de velocidad del ventilador basado en sensor térmico digital (TFAN) es una
característica recomendada para lograr un rendimiento térmico óptimo. A la
temperatura de TFAN, Intel recomienda la capacidad de refrigeración completa antes de
que la lectura DTS alcance TjMAX.
El paquete del procesador permanecerá en el estado P admitido más bajo hasta que el
sistema desafirme PROCHOT. El procesador se puede configurar para generar una
interrupción tras la aserción y desaserción de la señal PROCHOT.
monitor térmico adaptable. Sin embargo, si el software del sistema intenta habilitar el
modo bajo demanda al mismo tiempo que se activa el TCC, el ciclo de trabajo
configurado de fábrica del TCC anulará el ciclo de trabajo seleccionado por el modo bajo
demanda. Si los modos On-Demand basados en E/S y MSR están en conflicto, el ciclo
de trabajo seleccionado por el modo On-Demand basado en emulación de E/S tendrá
prioridad sobre el modo bajo demanda basado en MSR.
El sensor térmico on Die (ODTS) utiliza un sensor térmico físico en los dados DRAM.
ODTS está disponible para DDR4 y LPDDR4/x. Se utiliza para ajustar la frecuencia de
actualización de acuerdo con la temperatura dRAM. El controlador de memoria lee
LPDDR4/x MR4 o DDR4 MR3 y configura la frecuencia de actualización DDR en
consecuencia.
§§
5 Memoria
Procesador U U/Y
Canales x Bits 2 x 64 4 x 32
DPC1 1 -
RPC2 2 2
Notas:
1. 1DPC se refiere a cuando solamente se rutea la ranura 1DIMM por canal.
2. RPC: Rango por canal.
3. Colocaciones De Interleave SoDIMM/MD como mariposa o back-to-back compatibles con el modo de
mapa de bolas no entrelazado en la línea de procesador U
4. La reducción de memoria de todas las tecnologías debe implementarse homogénea significa que todos
los dispositivos DRAM deben ser del mismo proveedor y tener el mismo número de pieza. La
implementación de una combinación de dispositivos DRAM puede causar problemas funcionales y de
integridad de señal graves.
5. No hay soporte para módulos de memoria con diferentes tecnologías o capacidades en lados opuestos
del mismo módulo de memoria. Si se rellena un lado de un módulo de memoria, el otro lado es idéntico
o vacío.
6. LPDDR4/x Procesador VDDQ es 1.1V.
LPDDR4 DRAM VDDQ voltaje es 1.1V, VDD2 es 1.1V
LPDDR4x DRAM VDDQ voltaje es 0.6V, VDD2 es 1.1V
Sodimm 260 U - -
x8 SDP (1R)1 78 U - -
Nota:
1. Intel mantiene una capacidad máxima de 64 GB en 1DPC y 2DPC, en el futuro los productos en el futuro
utilizarán una frecuencia DDR más alta y mantendrá solo el soporte 1DPC y una capacidad máxima de
64 GB.
1 x32 No se aplica
Nota:
1. Conectar la DRAM 0 al subcanal Ay B en consecuencia es posible, pero menos preferido como A y C están
optimizados para el rendimiento/ancho de banda.
Mesa 5-5. SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies (Hoja 1 de
2)
Velocidad
SAGV-Low DDR SAGV-High3 DDR SAGV-Max BW DDR
Tecnología máxima DDR
CLK, Engranaje CLK, Engranaje CLK, Engranaje
[MT/s]
Mesa 5-5. SA Speed Enhanced Speed Steps (SA-GV) y Gear Mode Frequencies (Hoja 2 de
2)
Velocidad
SAGV-Low DDR SAGV-High3 DDR SAGV-Max BW DDR
Tecnología máxima DDR
CLK, Engranaje CLK, Engranaje CLK, Engranaje
[MT/s]
Y - 3200, G1
3200 2133, G2 3200, G2
U - 2400, G1
LPDDR4/x
Y - 3200, G1
3733 2133, G2 3733, G2
U - 2400, G1
Notas:
1. El procesador admite tecnología de engranaje dinámico donde el controlador de memoria puede
funcionar a una relación 1:1 (Gear-1, modo legacy) o 1:2 (modo Gear-2) de velocidad DRAM. La relación
de engranajes es la relación entre la velocidad de La DRAM y el reloj del controlador de memoria.
Ancho de canal MC igual a ancho de canal DDR multiplicar por relación de engranajes.
2. Modos SA-GV
a. Baja- Punto de baja frecuencia, punto de potencia mínimo. Caracterizado por baja potencia,
bajo BW, alta latencia. El sistema se mantendrá en este punto durante el consumo de BW bajo a
moderado.
b. Mid - Punto de ancho de banda máximo, este punto es el punto BW máximo posible, la DRAM
freq limitada por Silicon Configuration/BIOS/SPD. Caracterizado por la potencia moderada y la
latencia, alto BW. Este punto está destinado a gt alto y moderada-alta IA BW
c. Alto - High Point, el punto de latencia de memoria mínimo, caracterizado por alta potencia, baja
latencia, BW moderado. Solo durante las cargas de trabajo de rendimiento de IA, el sistema
cambiará a este punto y solo en caso de que este punto pueda proporcionar suficiente BW.
3. High Point por SKU es el destino de soporte opcional para QS.
Notas:
1. Para SDP: 1Rx16 con densidad de matriz de 16 Gb- la capacidad máxima del sistema es de 16 GB.
2. Para DDP: 1Rx16 con densidad de matriz de 16 Gb- la capacidad máxima del sistema es de 32 GB.
3. Pendiente de disponibilidad de muestra.
4. La capacidad máxima del sistema se refiere al sistema con dos canales poblados.
4 GB DDP 16x32 4 Gb 8 Gb 1
8 GB QDP 16x32 4 Gb 16 Gb 2
8 GB DDP 16x32 8 Gb 16 Gb 1
16 GB QDP 16x32 8 Gb 32 Gb 2
32GB ODP 16x32 (modo byte) 8 Gb 64 Gb 2
Notas:
1. x32 dispositivos BGA son 200 bolas.
2. DDP - Paquete de troquel doble, paquete QDP, paquete de troquel cuádruple, paquete de troquel ODP-
octal.
3. Cada canal LPDDR4 incluye dos subcanales.
4. La capacidad máxima del sistema se refiere al sistema con los cuatro subcanales poblados.
9,10,11,12,14,
DDR4 3200 22 13.75 13.75 1 2n
16,18,20
LPDDR4/x x8 3733 36 18 18 21 30
x16 3733 32 18 18 21 30
En este modo, todos los ciclos de memoria se dirigen a un solo canal. El modo de canal
único se utiliza cuando los conectores DIMM de canal A o de canal B se rellenan en
cualquier orden, pero no ambos.
Nota: Los canales A y B se pueden asignar para los canales físicos 0 y 1 respectivamente o
viceversa; sin embargo, el tamaño del canal A debe ser mayor o igual que el tamaño
del canal B.
TOM
C Non interleaved
access
B
C
Dual channel
interleaved access
B B
B
CH A CH B
Nota: La tecnología y el ancho del dispositivo DRAM pueden variar de un canal a otro.
Superposición de comandos
Nota: El paquete de línea Y/U-Processor está optimizado solo para el modo de no entrelazado
(NIL).
Mesa 5-12. Asignación de pines de los modos de entrelazado (IL) y no entrelazado (NIL)
Ch B Ch B Ch B Ch B
DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL
Ch A Ch B
DQ/DQS DQ/DQS
Ch A Ch A Ch A Ch A
DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL
Ch B SoDIMM
En el restablecimiento, se debe suponer que todas las filas se rellenan, hasta que se
pueda demostrar que no se rellenan. Esto se debe al hecho de que cuando la CKE se
tri-dice con un DART presente, los DMAM no están garantizados para mantener la
integridad de los datos. El BIOS debe habilitar el triestado CKE cuando proceda, ya que
en el restablecimiento se debe suponer que todas las filas se rellenan.
El CKE es uno de los medios de ahorro de energía. Cuando el CKE está apagado, el reloj
interno DDR se inhabilita y la potencia DDR se reduce. El ahorro de energía difiere
según el modo seleccionado y el tipo DDR utilizado. Para más información, refiera a la
tabla IDD en la especificación DDR.
energía se define mediante IDD2P. La salida de este modo se define mediante tXP.
La diferencia con el modo APD es que cuando se copian, todos los búferes de
página están vacíos.) El LPDDR no tiene un archivo DLL. Como resultado, el ahorro
de energía es tan bueno como PPD/DDL-off, pero tendrá menor latencia de salida y
mayor rendimiento.
La CKE se determina por rango, siempre que está inactiva. Cada rango tiene un
contador inactivo. El contador inactivo comienza a contar tan pronto como el rango no
tiene accesos, y si expira, el rango puede entrar en el poder hacia abajo mientras que
no hay nuevas transacciones en el rango llega a las colas. El contador inactivo
comienza a contar en la última llegada de la transacción entrante. Es importante
entender que puesto que la decisión de apagado es por rango, el IMC puede encontrar
muchas oportunidades para apagar rangos, incluso mientras ejecuta aplicaciones que
consumen mucha memoria; los ahorros son significativos (pueden ser pocos vatios, de
acuerdo con las especificaciones DDR). Esto es significativo cuando cada canal se
rellena con más rangos.
Si el apagado dinámico está habilitado, todos los rangos se activan antes de realizar un
ciclo de actualización y todos los rangos se desactivan al final de la actualización.
El búfer de E/S para una señal no utilizada debe ser tri-stated (controlador de salida
desactivado), el receptor de entrada (amplificador de detección diferencial) debe ser
desactivado, y cualquier circuito DLL relacionado SOLAMENTE con las señales no
utilizadas debe ser inhabilitado. La ruta de entrada debe ser cerrada para evitar
resultados no esenciales debido al ruido en las señales no utilizadas (normalmente
manejado automáticamente cuando el receptor de entrada está desactivado).
§§
6 Subsistema USB-C*
El protocolo USB tiene cinco velocidades: baja velocidad, velocidad completa, alta
velocidad, SuperSpeed y Super-Speed plus. Consulte Table 6-1, “Especificaciones
USB”.
Los cables USB-C* llevan dos buses físicos, uno para velocidades USB2 ("Baja/
Completa/Alta") y otro para las adiciones USB3 ("SuperSpeed/SuperSpeed+") los
buses pueden ser referidos como "USB2" y "USB3" a lo largo de este capítulo.
Nota: Los puertos USB del procesador implementan USB3 y se conectan a la parte USB3 de la
Conector USB-C*.
Nota: El subsistema USB del procesador incorpora un controlador de dispositivo USB 3.0 que
permite transferencias de datos de hasta 5 Gb/s y controlador de host USB3.1 que
permite transferencias de datos de hasta 10 Gb/s. Estos controladores se crean
instancias en el troquel del procesador como una funcionalidad PCI independiente para
los puertos compatibles con USB-C*.
6.1.2 Phy
PHY es capaz de admitir un conjunto de pines que se configurarán como pines de
conector USB-C* o pines de conector DDI (DisplayPort/HDMI) heredados.
Mesa 6-2. Configuración compatible con USB-C* (Hoja 1 de 2)
Lane1 Lane2 Comentarios
DPx4 Ambos carriles a la misma velocidad DP - sin soporte para conector USB-C
2x DPx2
§§
7 Thunderbolt™
• Thunderbolt™ integrada es una arquitectura de tunelización orientada a la conexión
diseñada para combinar múltiples protocolos en una única interfaz física, de modo
que la velocidad total y el rendimiento de la interfaz Thunderbolt™ se puedan
compartir dinámicamente.
• El Thunderbolt™ integrado está diseñado para satisfacer las necesidades de
múltiples protocolos de transporte y puede transportar paquetes CIO nativos, así
como túneles de los protocolos PCI Express, DisplayPort y USB.
• El controlador Thunderbolt™ integrado actúa como punto de entrada en el dominio
CIO. El dominio CIO se construye como una cadena margarita de productos
habilitados para CIO para los protocolos encapsulados PCIe, DisplayPort y USB.
Estos protocolos se encapsulan en la tela CIO y se pueden tunelincar a través del
dominio.
• La velocidad de datos máxima de conexión Thunderbolt™ integrada es de 20.625
Gbps por carril, pero también admite 20,0 Gbps, 10,3125 Gbps y 10,0 Gbps y es
compatible con las velocidades de dispositivo Thunderbolt™/CIO más antiguas.
Display Engine
Fabric Thunderbolt Router
xHCI Controller
PHY
DMA
§§
8 Gráficos
Nota: Todos los códecs multimedia compatibles funcionan en perfiles de vídeo de 10 bpc y
YCbCr 4:2:0.
Principal
MPEG2 Principal 1080p
Alta
Avanzado L3
VC1/WMV9 Principal Alta 3840x3840
Simple Simple
Alta
AVC/H264 L5.2 2160p(4K)
Principal
Principal
HEVC/H265 (10 bits) — —
BT2020, aislar Dic
Rendimiento esperado:
• Más de 16 secuencias de decodificación simultáneas a 1080p.
Nota: El rendimiento real depende de la SKU del procesador, la velocidad de bits del
contenido y la frecuencia de memoria. No se admite la decodificación de hardware para
H264 SVC.
Alta
AVC/H264 L5.1 2160p(4K)
Principal
Hay soporte para el motor de estimación de movimiento asistido por hardware para
aplicaciones de codificación AVC/MPEG2, True Motion y estabilización de imagen.
Nota: No todas las características son compatibles con todas las API anteriores. Consulte la
documentación pertinente para obtener más detalles.
Debe tenerse en cuenta que los sistemas que tienen salidas disponibles fuera de la GPU
discreta NO admitirán versiones anteriores del sistema operativo (Windows* 8.1 y
versiones anteriores).
§§
9 Monitor
Notas:
1. HBR3 - Velocidad de carril de 8,1 Gbps.
2. HBR2 - Velocidad de carril de 5.4Gbps.
MG/TC
DDI E
PHY 3
TBT FIA
DDI
DP/HDMI MG/TC
Display Pipe C DSC router DDI D
Transcoder C PHY 2
switch
J
o
i
n
PCI device,
Aperture, DP/HDMI MG/TC
IOSF Display Pipe B DSC DDI C
Memory Transcoder B PHY 1
Interface,
Arbitration, & eDP/
Data Buffer DSI/
WD
switch DP/HDMI/SSV
DP/HDMI
Display Pipe A DDI B Combo
Transcoder
Encode A mux PHY B
• La unión posterior a DSC para resoluciones que requieren más ancho de banda de
una tubería puede admitir
• Tubería A optimizada para baja potencia
— LACE (Localized Adaptive Contrast Enhancement), soporta resoluciones de
hasta 4K.
— 3D LUT - función de modificación de píxeles eficiente de energía para el
procesamiento de color.
Nota:
1. Las frecuencias superiores a 5,94 GHz pueden requerir que el voltaje de E/S se eleve sobre la línea de
base en algunas SKUs.
9.3.4 DisplayPort*
DisplayPort* es una interfaz de comunicación digital que utiliza señalización diferencial
para lograr una interfaz de bus de gran ancho de banda diseñada para admitir
conexiones entre PC y monitores, proyectores y pantallas de TV.
Hot-Plug Detect
(Interrupt Request)
Notas:
1. Todo lo anterior está relacionado con la profundidad de bits de 24.
2. La velocidad de datos para un modo de vídeo determinado se puede calcular como: Velocidad de datos -
Frecuencia de píxeles * Profundidad de bits.
3. Los requisitos de ancho de banda para un modo de vídeo determinado se pueden calcular como: Ancho
de banda - Velocidad de datos * 1.25 (para sobrecarga de codificación 8B/10B).
4. El ancho de banda del link depende si los estándares se reducen el vaciado o no.
Si el estándar no se reduce el vaciado de sencto , el ancho de banda esperado puede ser mayor.
Para más detalles refiera a VESA y a las normas y pautas de la industria para el tiempo del monitor de
visualización del ordenador (DMT). Versión 1.0, Rev. 13 de febrero de 8, 2013.
5. Para calcular cuáles son las resoluciones que se pueden admitir en las configuraciones de MST, siga las
siguientes pautas:
a. Identifique cuál es la columna de ancho de banda del link de acuerdo con la resolución de
visualización solicitada.
b. Resuma el ancho de banda para dos de tres pantallas en consecuencia, y aseegurese el
resultado final está por debajo de 21.6Gbps. (por ejemplo: 4 carriles HBR2 bit rate).
Por ejemplo:
a. Acoplamiento de dos pantallas: 3840x2160@60hz + 1920x1200@60hz 16 + 4,62 x 20,62 Gbps
[Soportado].
b. Acoplamiento de tres pantallas: 3840x2160@30hz + 3840x2160@30hz + 1920x1080@60hz
7,88 + 7,88 + 4,16 x 19,92 Gbps [Soportado].
Notas:
1. La resolución máxima se basa en la implementación de 4 carriles a velocidad de datos de enlace
HBR3.
2. bpp - bit por píxel.
3. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.
datos. Las señales de datos de pantalla digital impulsadas de forma nativa a través del
PCH están acopladas a CA y necesitan un cambio de nivel para convertir las señales
acopladas por CA a las señales digitales compatibles con HDMI.
La interfaz HDMI del procesador está diseñada de acuerdo con la interfaz multimedia
de alta definición.
Hot-Plug Detect
HDMI 2.0b 4Kx2K 48-60Hz 24bpp (RGB/ 4Kx2K 48-60Hz 24bpp (RGB/
YUV444) YUV444)
4Kx2K 48-60Hz 12bpc (YUV420) 4Kx2K 48-60Hz 12bpc (YUV420)
Notas:
1. bpp - bit por píxel.
2. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.
más información sobre las señales y la transmisión de datos. Las señales de datos de
pantalla digital impulsadas de forma nativa a través del procesador están acopladas a
CA y necesitan un cambio de nivel para convertir las señales acopladas por CA a las
señales digitales compatibles con HDMI.
Notas:
1. bpp - bit por píxel.
2. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.
Notas:
1. La resolución máxima se basa en la implementación de 4 carriles a velocidad de datos de enlace
HBR3.
2. PSR2 compatible con resoluciones de hasta 4K.
3. bpp - bit por píxel.
4. La compatibilidad con la resolución está sujeta a la disponibilidad de BW de memoria.
Nota: Se están evaluando las frecuencias de muestreo de 88,2 kHz, 96 kHz, 176,4 kHz y 192
kHz y el soporte de flujo silencioso multicanal.
§§
10 Cámara/MIPI
Nota: La interfaz CSI-2 está disponible solamente en la línea del procesador Y y la línea del u-
procesador.
Reloj Port E
Carril E 0 x2
Port E Lane 1
Port F Lane 0 x2
Port F Lane 1
Port A2 Carril 0
Port A2 Lane 1 x2
Port A2 Lane 2
Notas:
1. En la opción de configuración 1 el pin funciona como el carril 3 del puerto D (Datos) mientras que en la
opción de configuración 2 el pin funciona como relojdel puerto C , lo mismo se aplica al puerto H Lane 3
DATA y al relojdel puerto G.
2. El puerto A disponible en la línea del procesador Y solamente.
3. Todos los carriles son DPHY1.2 hasta 2.5Gbps.
§§
11 Descripción de la señal
En este capítulo se describen las señales del procesador. Se organizan en grupos
funcionales según su interfaz o categoría asociada. Las anotaciones de la tabla
siguiente se utilizan para describir el tipo de señal.
I Pin de entrada
O Pin de salida
Asincrónico 1 La señal no tiene ninguna relación de sincronización con ningún reloj de referencia.
Paridad de comandos y
DDR0_PAR direcciones: Estas señales se O A SE Línea U-Processor
DDR1_PAR utilizan para la comprobación de
paridad.
Compensación de resistencia a la
memoria del sistema: Consulte las
DDR_RCOMP[2:0] directrices de diseño adecuadas para N/A A SE Línea U-Processor
los detalles y los valores de
implementación.
Restablecimiento de memoria:
Consulte las directrices de diseño O CMOS SE Línea U-Processor
DRAM_RESET #
adecuadas para los detalles de
implementación.
Control de la compuerta de
alimentación de la memoria del
sistema: Cuando la señal es alta –
regulador VTT de memoria de
plataforma está habilitado, salida
DDR_VTT_CTL O A SE Línea U-Processor
alta.
Cuando la señal es baja - Inhabilita el
regulador VTT de memoria de la
plataforma en C8 y más profundo y
S3.
DDRA_DQSP[3:0]
DDRB_DQSP[3:0]
Estroboscópicosde datos:
DDRC_DQSP[3:0] Pares estroboscópicos de datos
Línea de
DDRD_DQSP[3:0] diferenciales. Los datos se I/O LPDDR4 Diff procesadorues U/
DDRA_DQSN[3:0] capturan en el punto de cruce de
Y
DDRB_DQSN[3:0] DQS durante las transacciones
de lectura y escritura.
DDRC_DQSN[3:0]
DDRD_DQSN[3:0]
Compensación de resistencia a
la memoria del sistema: Consulte Línea de
DDR_RCOMP[2:0] las directrices de diseño O A SE procesadorues U/
adecuadas para los detalles y los Y
valores de implementación.
Restablecimiento de
memoria: Consulte las Línea de
DRAM_RESET # directrices de diseño adecuadas O CMOS SE procesadorues U/
para los detalles de Y
implementación.
No
Compensación de resistencia a la se No se Líneas de
CFG_RCOMP SE
configuración aplic aplica procesador U/Y
a
No
Compensación de Resistencia se No se Líneas de
PROC_POPIRCOMP aplic SE
POPIO aplica procesador U/Y
a
DDIA_TXP[3:0]
DDIA_TXN[3:0] Transmisión de interfaz de pantalla I/O
O combinada Diff
DDIB_TXP[3:0] digital: Pares diferenciales. s
DDIB_TXN[3:0] Líneas de
procesador U/
DDIA_AUXP Interfaz de pantalla digital Puerto Y.
DDIA_AUXN de visualización Auxiliar: El canal I/O
O combinada Diff
DDIB_AUXP bidireccional semidúplex consta de un s
DDIB_AUXN par diferencial para cada canal.
TCP[3]_TX_P[1:0]
TX Data Lane. O Diff Líneas de procesador U
TCP[3]_TX_N[1:0]
TCP[3]_AUXPAD_P
Carril común AUX-PAD. I/O Diff Líneas de procesador U
TCP[3]_AUXPAD_N
CSI_A_DP[0]
CSI-2 Puertos Un carril de datos Línea de procesador Y
CSI_A_DN[0]
CSI_A_CLK_P
CSI-2 Puertos Un carril de reloj Línea de procesador Y
CSI_A_CLK_N
No se No se Líneas de procesador
CSI_RCOMP Compensación de resistencia CSI SE
aplica aplica U/Y
VCCST_PWRGD_TCSS: El procesador
requiere que esta señal de entrada se
afirme cuando el subsistema de tipo c
requiere mantener la fuente VCCST
activada (VCCST_OVERRIDE), incluso
cuando se entra en los estados S3 –
S5.
Esta señal comienza como baja y
puede cambiar la polaridad sólo en la Líneas de
VCCST_PWRGD_TCSS I CMOS SE
entrada a S3 – S5. procesador U/Y
Si es necesario alternar, el nivel de
señal debe cambiar siempre antes de
la desaserción de VCCST_PWRGD señal
en el flujo de entrada Sx.
Esta señal debe tener un nivel válido
durante los estados de potencia S0 –
S5.
Energí
_1p8AVcc Agente del sistema Power Rail I
a
- Línea U/Y-Processor
La conexión arbitraria de estas señales a VCC, VDDQ, VSS o a cualquier otra señal
(incluidas entre sí) puede dar lugar a un mal funcionamiento de los componentes o a
una incompatibilidad con procesadores futuros. Consulte Section 11-14, “Señales GND,
RSVD y NCTF”.
Para un funcionamiento fiable, conecte siempre las entradas no utilizadas o las señales
bidireccionales a un nivel de señal adecuado. Las entradas altas activas no utilizadas
deben conectarse a través de una resistencia a tierra (VSS). Las salidas no utilizadas
pueden quedar sin conexión, sin embargo, esto puede interferir con algunas funciones
del puerto de acceso de prueba (TAP), complicar el sondeo del debug y prevenir las
pruebas de análisis de límites. Se debe utilizar una resistencia al atelas de señales
bidireccionales a la alimentación o a tierra. Al ate cualquier señal a la alimentación o a
tierra, la resistencia también se puede utilizar para la capacidad de prueba del sistema.
Los valores de resistencia deben estar dentro del 20 % de la impedancia de la traza de
la placa base, a menos que se indique lo contrario en las directrices de diseño
adecuadas.
No crítico para funcionar: Estas señales son para la fiabilidad mecánica del paquete y
Vss_NCTF
no deben conectarse en la placa.
RSVD Reservado: Todas las señales que son RSVD no deben estar conectadas en la placa.
§§
12 Especificaciones eléctricas
Línea de procesador
Power Rail Descripción Línea de procesador U
Y
Corregido (depende de
Power Rail del controlador de Corregido (depende de la
VDDQ la tecnología de
memoria integrado tecnología de memoria)
memoria)
Notas:
1. FIVR - Regulador de voltaje totalmente integrado Section 12.1.2, “Regulador de tensión
integrado”referirse .
2. Para obtener más información sobre la RV de cada carril, consulte las Directrices de diseño
correspondientes.
3. VccPLL_OC riel de alimentación debe obtenerse del VDDQ VR. La conexión debe ser a través de un
interruptor de carga en el procesador Y, en el procesador U la conexión puede ser directa o a través del
interruptor de carga dependiendo de la optimizaciónde energía deseada.
4. VccIN_AUX está teniendo pocos puntosde tensión definidos por PCH VID .
5. VccST y VccSTG estos rieles no se conectan al regulador de voltaje externo, además estánconectados al
riel de alimentación VCC1P05 (desde PCH) a través de una puerta de alimentación.
matriz para optimizar entre el rendimiento y el ahorro de energía. El riel VCCIN seguirá
siendo una tensión basada en VID con una línea de carga similar al riel de voltaje del
núcleo en procesadores anteriores.
Los valores VID del procesador individual se pueden establecer durante la fabricación
para que dos dispositivos con la misma frecuencia de núcleo iA del procesador tengan
diferentes configuraciones predeterminadas de VID. Esto se muestra en los Table 12-1,
“Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente
DC”valores de rango VID en . El procesador proporciona la capacidad de operar de
forma transitoria a un VID adyacente y su voltaje asociado. Esto representará un
desplazamiento de CC en la línea de carga.
12.2 Especificaciones de CC
Las especificaciones de CC del procesador en esta sección se definen en los pines de
señal del procesador, a menos que se indique lo contrario.
• Las especificaciones de CC para las señales LPDDR4/LPDDR4x/DDR4 se enumeran
en la sección Especificaciones de voltaje y corriente.
• La sección Especificaciones de voltaje y corriente enumera las especificaciones de
CC para el procesador y solo son válidas mientras cumplen con las especificaciones
de la temperatura de unión, la frecuencia del reloj y los voltajes de entrada. Lea
todas las notas asociadas a cada parámetro.
• Las tolerancias de CA para todos los rieles incluyen transitorios de voltaje y
ondulación de voltaje del regulador de voltaje de hasta 1MHz. Consulte
instrucciones adicionales para cada carril.
Rango de
voltaje para el
Tensión de 1,2,3,
modo de Todos 0 — 2.0 V
funcionamiento 7,12
funcionamiento
del procesador
Línea de
IccMAX procesador en U 4,6,7,1
Máximo — — 70 A 1
(Procesador U) (15W)
Procesador ICC
4-Core GT2
Línea de
IccMAX procesador en U 4,6,7,1
Máximo — — 55 A 1
(Procesador U) (15W)
Procesador ICC
2 núcleos GT2
Línea de 4,6,7,1
IccMAX Procesador procesador Y (9W) 1
— — 49 A
(Procesador Y) máximo ICC 4-Core GT2
Corriente de Consulte el
diseño térmico procesador
IccTDC (TDC) para el — — — adecuado A 9
procesador Directrices de diseño
VccIN Rail
de energía
PS0, PS1 — — N.o 20 Mv 3, 6, 8
Tolerancia de
TOBVCC
tensión PS2, PS3 35 euros
Pendiente de la 10,13,1
Línea U-Processor 0 — 2 Mω
línea de carga 4,15
dentro de la
DC_LL capacidad del
bucle de Línea de 10,13,1
0 — 2 Mω
regulación VR procesador Y 4,15
(<-3KHz)
10,13,1
Línea de carga Línea U-Processor — — 4.2 Mω
4
AC_LL3 de CA 3 (>
3KHz) Línea de 10,13,1
— — 4.7 Mω
procesador Y 4
Tiempo máximo
de
T_OVS_TDP_MA
rebasamiento — — — 500 Μs
X
Modo TDP/
virus
V_OVS Máximo
rebasamiento
TDP_MAX/ — — — 10 %
en modo TDP/
virus_MAX virus
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o
datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha
posterior.
2. Cada procesador está programado con un valor máximo de identificación de voltaje válido (VID) que se establece en la
fabricación y no se puede modificar. Los valores máximos individuales de VID se calibran durante la fabricación, de modo
que dos procesadores con la misma frecuencia pueden tener diferentes configuraciones dentro del rango VID. Tenga en
cuenta que esto difiere del VID empleado por el procesador durante un evento de administración de energía (Monitor
térmico adaptable, Tecnología Intel SpeedStep mejorada o estados de baja potencia).
3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del
procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de
sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser
inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio.
4. Procesador VccIN VR para ser diseñado para soportar eléctricamente esta corriente.
5. Procesador VccIN VR que se diseñará térmicamente para soportar esta corriente indefinidamente.
6. No se puede garantizar la fiabilidad a largo plazo si se infringen los parámetros de tolerancia, ondulación y ruido del núcleo.
7. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/
Min.
8. PSx se refiere al estado de potencia del regulador de voltaje establecido por el protocolo SVID.
9. Consulte Intel Platform Design Studio (iPDS) para obtener el VCC mínimo, típico y máximo permitido para una corriente
determinada y una corriente de diseño térmico (TDC).
10. LL medido en puntos de detección.
11. La columna Tipo representa IccMAX para la aplicación comercial, NO es una especificación - es una caracterización de
muestras limitadas utilizando un conjunto limitado de puntos de referencia que se pueden superar.
12. Rango de tensión de funcionamiento en estado estacionario.
13. No se deben superar los valores de especificación LL. Si se supera, se espera una penalización de potencia, rendimiento y
fiabilidad.
14. La línea de carga (AC/DC) debe medirse mediante la herramienta VRTT y programarse en consecuencia a través de las
opciones de configuración de anulación de la línea de carga del BIOS. La programación del BIOS de la línea de carga AC/DC
afecta directamente a los voltajes de funcionamiento (AC) y a las mediciones de potencia (DC). Un diseño de placa
superior con una línea de carga de CA más superficial puede mejorar la potencia, el rendimiento y las térmicas en
comparación con las placas diseñadas para la impedancia POR.
15. El valor óptimo dependerá del diseño de la vr de la plataforma y de la carga de trabajo.
Línea de
procesador Y — — 500 Ma
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o
datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha
posterior.
2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/
Min.
3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del
procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de
sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser
inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio.
4. Para voltaje menos de 1v TOB será 50mv.
Línea de
procesador en U
(15W) 0 — 32
4-Core GT2
Máxima Línea de
IccMAX VccIN_AUX procesador en U A 1
Icc (15W) 0 — 32
2 núcleos GT2
Línea de
procesador Y (9W) 0 — 22
4-Core GT2
Presupuesto Línea U -
TOBVCC de tolerancia Procesador — — AC+DC: -10/+5 % 1,3,6
de voltaje
Línea de
— — AC+DC: 7,5 % 1,3,6
procesador Y
Tensión de
alimentación de I/O del
VDDQ (LPDDR4/x) Todos Typ-5% 1.1 Typ+5% V 3,4,5
procesador para
LPDDR4/x
Tensión de
VDDQ (DDR4) alimentación de I/O del Todos Typ-5% 1.2 Typ+5% V 3,4,5
procesador para DDR4
Línea U-
— — 3.5
Processor
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o
datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha
posterior.
2. La corriente suministrada a los módulos DIMM no está incluida en esta especificación.
3. Incluye error de CA y CC, donde el ruido de CA es ancho de banda limitado a menos de 100 MHz, medido en pines de
paquete.
4. No hay requisito en el desglose de AC versus ruido de CC.
5. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del
procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de
sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser
inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio.
6. Para voltaje menos de 1v TOB será 50mv.
Procesador Vcc
VccST Sustain tensión de Todas las líneas de — 1.025 — V 3
procesador
alimentación
Procesador Vcc
VccSTG Sustain tensión de Todos — 1.025 — V 3
alimentación
Tensión de alimentación
VccPLL Todos — 1.025 — V 3
PLL (especificación DC)
Línea U-Processor — —
MAX_VCCPLL de Corriente máxima para 90 Ma
vccPLL Rail Línea de
la CPI — —
procesador Y
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o
datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha
posterior.
2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/
Min.
3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del
procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de
sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser
inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio.
4. Para voltaje menos de 1v TOB será 50mv.
tensión de
VccPLL_OC alimentación PLL_OC Todos — VDDQ — V 3
(especificación DC)
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se basan en estimaciones y simulaciones o
datos empíricos. Estas especificaciones se actualizarán con datos caracterizados de mediciones de silicio en una fecha
posterior.
2. La fiabilidad a largo plazo no se puede garantizar en condiciones superiores o inferiores a los límites funcionales de Max/
Min.
3. Los requisitos de especificación de voltaje se miden a través de Vcc_SENSE y Vss_SENSE lo más cerca posible del
procesador. La medición debe realizarse con un límite de ancho de banda de 20MHz en el osciloscopio, capacitancia de
sonda máxima de 1,5 pF y impedancia mínima de 1Mohm. La longitud máxima del cable de tierra en la sonda debe ser
inferior a 5 mm. Asegúrese de que el ruido externo del sistema no esté acoplado a la sonda de osciloscopio.
4. Para voltaje menos de 1v TOB será 50mv.
5. Los valores icc MAX se basan en el voltaje VDDQ1.1V.
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del
procesador. Las especificaciones de temporización solo dependen de la frecuencia de funcionamiento del canal de memoria
y no de la frecuencia nominal máxima.
2. VIL se define como el nivel de voltaje máximo en un agente receptor que se interpretará como un valor bajo lógico.
3. VIH se define como el nivel de voltaje mínimo en un agente receptor que se interpretará como un valor alto lógico.
4. VIH y VOH pueden experimentar excursiones por encima de VDDQ. Sin embargo, los controladores de señal de entrada
deben cumplir con las especificaciones de calidad de la señal.
5. Resistencia de arriba/abajo después de la compensación (suponiendo una inexactitud de COMP del 5%).
Nota: El entrenamiento de potencia del BIOS puede cambiar estos valores significativamente en función del margen/equilibrio
de potencia.
6. Valores de ODT después de COMP (suponiendo una inexactitud del 5%). BIOS MRC puede reducir la fuerza de la ODT hacia.
7. Los valores mínimo y máximo para estas señales son programables por BIOS a uno de los dos conjuntos.
8. SM_RCOMP[x] resistencia debe proporcionarse en la placa base con resistencias del 1%. SM_RCOMP[x] resistencias son a
VSS. Los valores son estimaciones previas al silicio y están sujetos a cambios.
9. SM_DRAMPWROK debe tener un máximo de 15 ns de tiempo de subida o bajada sobre VDDQ * 0,30 x 100 mV y el borde
debe ser monotónico.
10. SM_VREF se define como VDDQ/2 para DDR4/LPDDR4.
11. La tolerancia RON es preliminar y puede estar sujeta a cambios.
12. El rango máximo-min es correcto, pero el punto central está sujeto a cambios durante el entrenamiento de arranque MRC.
13. El procesador puede dañarse si VIH supera la tensión máxima durante períodos prolongados.
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del
procesador. Las especificaciones de temporización solo dependen de la frecuencia de funcionamiento del canal de memoria
y no de la frecuencia nominal máxima.
2. VIL se define como el nivel de voltaje máximo en un agente receptor que se interpretará como un valor bajo lógico.
3. VIH se define como el nivel de voltaje mínimo en un agente receptor que se interpretará como un valor alto lógico.
4. VIH y VOH pueden experimentar excursiones por encima de VDDQ. Sin embargo, los controladores de señal de entrada
deben cumplir con las especificaciones de calidad de la señal.
5. Resistencia de arriba/abajo después de la compensación (suponiendo una inexactitud de COMP del 5%). Tenga en cuenta
que el entrenamiento de potencia del BIOS puede cambiar estos valores significativamente en función del margen/
equilibrio de potencia.
6. Valores de ODT después de COMP (suponiendo una inexactitud del 5%). BIOS MRC puede reducir la fuerza de la ODT hacia
7. Los valores mínimo y máximo para estas señales son programables por BIOS a uno de los dos conjuntos.
8. SM_RCOMP[x] resistencia debe proporcionarse en la placa base con resistencias del 1%. SM_RCOMP[x] resistencias son a
VSS. Los valores son estimaciones previas al silicio y están sujetos a cambios.
9. SM_DRAMPWROK debe tener un máximo de 15 ns de tiempo de subida o bajada sobre VDDQ * 0,30 x 100 mV y el borde
debe ser monotónico.
10. SM_VREF se define como VDDQ/2 para DDR4/LPDDR4.
11. La tolerancia RON es preliminar y puede estar sujeta a cambios.
12. El rango máximo-min es correcto, pero el punto central está sujeto a cambios durante el entrenamiento de arranque MRC.
13. El procesador puede dañarse si VIH supera la tensión máxima durante períodos prolongados.
Notas:
1. LaE/S de Vcc depende del segmento.
2. Los niveles VOL y VOH dependen del nivel elegido por la plataforma.
— — 70 Mv 3
VIDTH Entrada diferencial umbral alto
— — 40 Mv 4
-40 — — Mv 4
Notas:
1. Excluyendo la posible interferencia RF adicional de la onda sinusoidal pico de 100mV más allá de 450MHz.
2. Este valor de tabla incluye una diferencia de tierra de 50mV entre el transmisor y el receptor, la tolerancia de nivel de modo
común estática y variaciones por debajo de 450MHz.
3. Para dispositivos compatibles con velocidades de datos < 1,5 Gbps.
4. Para dispositivos compatibles con velocidades de datos > 1,5 Gbps.
5. Señales asociadas: MIPI* CSI2: Consulte MIPI® Alliance D-PHY Specification 1.2.
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del
procesador.
2. El Vcc mencionado en estas especificaciones se refiere a VccST/IOinstantáneo.
3. Para VIN entre "0" V y VccST. Medido cuando el conductor es tri-declarado.
4. VIH puede experimentar excursiones por encima de VccST. Sin embargo, los controladores de señal de entrada deben
cumplir con las especificaciones de calidad de la señal.
5. N/A.
Mesa 12-15. GTL Signal Group y Open Drain Signal Group DC Especificaciones
Unidad
Símbolo Parámetro Mínimo Máximo Notas1
es
Notas:
1. A menos que se indique lo contrario, todas las especificaciones de esta tabla se aplican a todas las frecuencias del
procesador.
2. El Vcc mencionado en estas especificaciones se refiere a VccST/IOinstantáneo.
3. Para VIN entre 0V y Vcc. Medido cuando el conductor es tri-declarado.
4. VIH y VOH pueden experimentar excursiones por encima de Vcc. Sin embargo, los controladores de señal de entrada deben
cumplir con las especificaciones de calidad de la señal.
5. N/A.
Los niveles nominales de VccST variarán entre las familias de procesadores. Todos los
dispositivos PECI funcionarán en el nivelVcc ST determinado por el procesador instalado
en el sistema.
Notas:
1. VccST suministra la interfaz PECI. El comportamiento de PECI no afecta a las especificaciones min/max de VccST.
2. La especificación de fuga se aplica a los dispositivos alimentados en el bus PECI.
3. La resistencia de extracción interna del búfer PECI medida en 0,75* VccST.
Los búferes de entrada en los modelos cliente y host deben utilizar un diseño de
entrada activado por Schmitt para mejorar la inmunidad al ruido. Utilice la figura
siguiente como guía para el diseño del búfer de entrada.
VTTD
Minimum VP
Minimum Valid Input
Hysteresis Signal Range
Maximum VN
PECI Ground
§§
Tipo de formato Flip Chip Ball Grid Array Flip Chip Ball Grid Array
Retardante de llama
Sí Sí
halogenado libre
Composición de bola
SAC405 SAC405
de soldadura
Bolas de esquina
11 bolas por esquina, 9@A1 4 a 6 bolas por esquina
NCTF
Patrón de matriz de
Configuración del Balls Anywhere Balls Anywhere
cuadrícula
paquete
Capacitores del lado
Sí (altura máxima de 250um) Sí (altura máxima de 250um)
de la tierra
Capacitores de lado
No No
de troquel
Notas:
1. El mecanismo de fijación de la solución térmica no debe inducir tensión continua al envase. Sólo puede
aplicar una carga uniforme al troquel para mantener una interfaz térmica.
2. Esta especificación se aplica a la carga de compresión uniforme en la dirección perpendicular a la
superficie superior de los troqueles. La carga debe centrarse en el centro de matriz del procesador.
3. Esta especificación se basa en pruebas limitadas para la caracterización del diseño.
4. Todos los valores son valores anteriores al silicio y están sujetos a cambios.
5. La placa de respaldo también es aceptable si se desea.
6. Se deben tener en cuenta las consideraciones para garantizar que la carga estática de estado estable en
los paquetes no supere los límites recomendados. La carga estática excesiva de estado estable puede
inducir grietas en la bola de soldadura, especialmente durante un período de tiempo, lo que resulta en
una mayor tasa de fallas.
7. Esta carga de compresión estática no debe superarse, por lo que se debe tener en cuenta la tolerancia
del paquete y las tolerancias de la solución térmica (incluido el mecanismo de conexión) al calcular o
medir la carga estática en el paquete.
8. Un diseño de solución térmica ideal aplicaría una carga lo más uniforme posible en todos los troqueles
con el fin de optimizar el rendimiento térmico y minimizar el riesgo mecánico.
9. El soporte estructural térmico debe estar conectado a la placa base (como placa de respaldo o bloque) o
integrado en la base del sistema, cuando corresponda.
Línea de procesador
800 800
Y
Nota: Esta es la carga y la presión que Intel ha probado para un único ciclo de montaje. Esta métrica es la
presión sobre 2 mm2 (2 mm x 2 mm) de área.
El límite de temperatura de
almacenamiento ambiente (en medios de
envío) durante el período de tiempo
ALMACENAMIENTO T SUSTAINED -5 oC 40 oC 1, 2, 3
sostenido como se especifica a continuación
en la bolsa de barrera de humedad sellada
Intel Original y / o caja.
Dispositivos sensibles
a la humedad: 60
meses a partir de la
Tiempo máximo: asociado con la vida útil fecha del sello de la
ALMACENAMIENTOSOSTENI No se
del cliente en la bolsa de barrera de bolsa; Dispositivos no 1, 2, 3
EL TIEMPO
DO EN aplica
humedad sellada Intel Original y / o caja. sensibles a la
humedad: 60 meses a
partir de la fecha del
lote
Notas:
1. TABSOLUTE STORAGE se aplica únicamente al componente no ensamblado y no se aplica a los medios de envío, bolsas de
barrera de humedad o desecante. Se refiere a un dispositivo componente que no está montado en una placa o toma que no
debe conectarse eléctricamente a una referencia de tensión o señales de I/O.
2. Las temperaturas especificadas se basan en los datos recopilados. La clasificación del nivel de humedad JEDEC, J-STD-020
y las prácticas de manipulación asociadas se aplican a todos los dispositivos sensibles a la humedad eliminados de la bolsa
de barrera de humedad.
3. Los límites de temperatura de almacenamiento de conexión de placa posterior no se especifican para placas que no sean de
la marca Intel. Consulte al fabricante de la placa para conocer las especificaciones de almacenamiento.
§§
14 ID de CPU y dispositivos
14.1 CPUID
El ID del procesador y el paso a paso se pueden identificar mediante el siguiente
contenido de registro:
Y/U 0x706E5
Los parámetros del descriptor de caché y TLB se proporcionan en los registros EAX,
EBX, ECX y EDX después de ejecutar la instrucción CPUID con un 2 en el registro EAX.
ID de proveedor de subsistema
ID de subsistema (0x7270) 28h
(0x8086)
Puntero de
Reservado 30h
capacidades
Reservado 34h
Interrumpir Línea de
Latencia máxima Min Grant 3ch
pasador interrupción
Refiera documentos
Gráficos Todos 0/2/0
relacionados
§§