Fundamentos de los Computadores 5 de diciembre de 2014

Examen de Convocatoria Especial

NOMBRE:________________________________________________CALIFICACIÓN:_______

1a 1b 1c 1b 2a 2b 2c 3a 3b 4

Puntuación 0,5 0,5 0,5 0,5 0,75 0,5 0,75 1,25 1,25 3,5

Calificación

1. El diagrama de estados de la Figura 1 describe el funcionamiento de un sistema secuencial con

dos entradas X e Y, dos salidas Z1 y Z0 y dos variables de estado Q1 y Q0. Diseña un circuito que
implemente este funcionamiento utilizando para Q1 un biestable tipo T y para Q0 un biestable
tipo D.

00 10
11 10 Leyenda:
11
01 10
10
XY
Q1 Q0
Z1 Z0
01 10 01 01
11
00
00
01 01 00
11 00

Figura 1: Diagrama de estados del Ejercicio 1

a) Especifica la tabla de transición de estados, de excitación de los biestables y de las

salidas.
b) Implementa la lógica de entrada al biestable T utilizando un multiplexor con tres entradas
de selección S2, S1 y S0, conectadas a las variables Q1, Q0 y X respectivamente. Utiliza
el mínimo número de puertas lógicas. Dibuja el circuito.
c) Implementa la lógica de entrada al biestable D utilizando un decodificador activo a nivel
alto con tres entradas de datos A2A1A0 conectadas a las variables Q1, Q0 e Y
respectivamente. Utiliza el mínimo número de puertas lógicas. Dibuja el circuito.
d) Desarrolla las funciones de las salidas Z1 y Z0 por minterms e impleméntalas con puertas
NAND.

2. Se desea diseñar un circuito que implemente el algoritmo que se proporciona en la Figura 2. Se

pide diseñar la unidad de control que permita implementar este funcionamiento usando el camino
de datos mostrado en la Figura .

a) Construye el autómata que define el flujo de control de dicho algoritmo.

b) En la implementación genérica del circuito de la unidad de control con un registro más los
bloques de lógica de estado siguiente y de salida, ¿de qué tamaño debe ser el registro?
¿cuántas entradas y salidas debe tener la lógica de entrada? ¿cuántas entradas y salidas
debe tener la lógica de salida?
c) Especifica la tabla que muestra el valor SÓLO de las siguientes palabras de control: I0, I5,
I6, I7 e I8.

1
 I1: R1  IN
I2: R2  R0 + R0
I3: R3  R1-1
Repetir
I4: R1  R1 + 1
I5: R2  (R2 + R3) >>
Si (cero=1)
I6: R4  R2 and R3
Fin si
I7: R3  R3 - 1
hasta que (cero=1)
I8: OUT (R4 xor R0)

Figura 2: Algoritmo del Ejercicio 2

3. Considera una memoria que está implementada con la siguiente distribución secuencial de
módulos: 4 módulos 128Kx1B, 2 módulos 256Kx1B y 2 módulos 512Kx1B, donde el primer
módulo (el primero de los 4 módulos de 128Kx1B) ocupa las direcciones más bajas y el último
módulo (el segundo de los 2 módulos de 512Kx1B) ocupa las direcciones más altas.
a) Escribe el mapa de direcciones con esta configuración de módulos. Esto es, cuáles son las
direcciones de comienzo y final del espacio de direcciones cubierto por cada módulo.
b) Diseña la lógica de selección de módulos utilizando decodificadores y puertas lógicas.

Direcciones (en binario o hexadecimal)

Módulo
……A2 A1 A0
128Kx1B

128Kx1B

128Kx1B

128Kx1B

256Kx1B

256Kx1B

512Kx1B

512Kx1B

2
4. Incluir en el diseño multiciclo básico del procesador MIPS R2000 la ejecución de la instrucción
jump memory, jm despl($rs), que salta a la dirección que está en memoria en la posición
$rs+despl, o sea, PC<-Mem[$rs+despl]. Esta instrucción tiene formato I, y en el campo rt se
codifica un 0.

c.operación jm rs rt=0 desplazamiento

Se deben utilizar las figuras que se muestran a continuación para añadir las modificaciones que
sean necesarias en:
a) El camino de datos.
b) La unidad de control. ¿Cuántos ciclos tarda en ejecutarse la instrucción?

Figura 3: Ruta de datos del procesador multiciclo para el Ejercicio 4

3
Figura 4: Unidad de control para el Ejercicio 4

4
 Camino
o de Dato
os para el
e Ejercic
cio 2
19
1 IN selección de
d entrada
18
1 E habilitaciónn de escritura

17
1 DE2
16
1 DE1 dirección de
d escritura
15
1 DE0
habilitaciónn de lectura
14
1 LA
(operando A)A
13
1 DLA2
dirección de
d lectura
12
1 DLA1
(operando A)
A
11
1 DLA0
habilitaciónn de lectura
10
1 LB
(operando B)B
9 DLB2
dirección de
d lectura
8 DLB1
(operando B)
B
7 DLB0

6 ALU2
5 ALU1 operación de
d la ALU
4 ALU0

3 DESP2
2 DESP1 operación del
d desplazado
or
1 DESP0

0 OUT habilitaciónn de salida

Operaciones de la ALU ALU2 AL

LU1 ALU0
Complementar
C r no A 0 0 0
AND
A A and B 0 0 1
XOR
X A xor B 0 1 0
OR
O A or B 0 1 1
Decrementar
D A–1 1 0 0
Sumar
S A+B 1 0 1
Restar
R A–B 1 1 0
In
ncrementar A+1 1 1 1

Operaciones del DESP2 DES

SP1 DESP0
Desplazaador
Paasar el valor 0 0 0
Paasar el valor 0 0 1
No usada 0 1 0
No usada 0 1 1
Desplazar a la 1 0 0
izquierda
Rootar a la izquiierda 1 0 1
Desplazar a la dderecha 1 1 0
Rootar a la dereccha 1 1 1

Figura 5:
5 Camino de datos para el Eje
ercicio 2