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LOGICA DIGITAL

Lenguaje VHDL

Hay muchos HDL exclusivos en la industria, desarrollados por empresas que diseniano
ayudan a diseniar circuitos integrados. El IEEE (Instituo de ingenieros en Electricidad y
Electrónica) apoya dos HDL estándar: VHDL y Verilog HDL.

Lenguaje VHDL:

Según lo define Mano M., (2003): ‘VHDL es un lenguaje cuyo uso exige el Departamento
de Defensa de EEUU y que inicialmente usaban los contratistas de esa dependencia,
aunque ahora se le usa comercialmente y en universidades de investigación’ (pág. 100)

El lenguaje VHDL describwe cualquier sistema digital mediante la definición de un


modelo que proporciona una descripción externa y una o más descripciones internas del
mismo. En la siguiente figura se muestra la descripción en VHDL del multiplexor de 2
canales. La descrición externa se realiza mediante el concepto de entidad (ENTITY) y la
interna mediante el de arquitectura (ARCHITECTURE).

Según lo describe Mandado Pérez & Mandado Rodríguez (2008):

La descripción en VHDL de un sistema digital se almacena en un fichero


fuente de extensión “vhdl”. En ella se distinguen tres perfectamente
delimitadas:
 La definición de las bibliotecas (Libraries) que se utilizan en la
descripción.
 La definición de la entidad (Entity), que define el componente como
una caja negra con conexiones externas.
 La arquitectura (Architecture ) que está asociada a dicha entidad y
constituye la descripción lógica del componente
Objetos de Datos:

Constantes:

Las constantes son objetos de datos cuyo valor no cambia a lo largo de una descripción.

Zavala Carrión Joseph Joan | INGENIERIA COMPUTACIÓN


LOGICA DIGITAL

La sintaxis de la declaración de las constantes es:

CONSTANT lista_de_nombres: tipo[:=expresión];

Seniales:

Las seniales son uno de los elementos más utilizados en VHDL porque sirven para
aplicar valores a las entradas de un circuito, para obtenerlas a su salida y
transmitirlas entre los elementos que lo componen

La sintaxis de la declaración de una senial es la siguiente:

SIGNAL lista_de_nombres: tipo [:=expresión];

Operadores predefinidos:

El lenguaje VHDL tiene también predefinidos un conjunto de operadores


(OPERATORS ) divididos en 3 grupos:

Aritméticos, Relacionales y Lógicos.

Bibliografía
Mandado Pérez, E., & Mandado Rodríguez, Y. (2008). Sistemas Electrónicos Digitales.
Barcelona, España: Marcombo.

Mano M., M. (2003). Diseño Digital (Tercera ed.). Nuevo México, México: Pearson Educación.

Zavala Carrión Joseph Joan | INGENIERIA COMPUTACIÓN

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