Configuración del modo de entrada y salida del puerto 6 y funciones del bus I2C

26/6/2020 (7) Registro de modo de puerto 6 (PM6) Este registro establece la entrada / salida del puerto 6 en unidades de 1 bit.
de 1 bit. Cuando se usa el pi…
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CAPÍTULO 16 INTERFAZ SERIE IIC0
(7) Registro de modo de puerto 6 (PM6)

Este registro establece la entrada / salida del puerto 6 en unidades de 1 bit.
Cuando utilice el pin P60 / SCL0 como E / S de reloj y el pin P61 / SDA0 como E / S de datos en serie, borre PM60 y PM61,
y los pestillos de salida de P60 y P61 a 0.
Establezca IICE0 (bit 7 del registro de control IIC 0 (IICC0)) en 1 antes de configurar el modo de salida porque el P60 / SCL0
y los pines P61 / SDA0 emiten un nivel bajo (fijo) cuando IICE0 es 0.
PM6 se establece mediante una instrucción de manipulación de memoria de 1 u 8 bits.
Restablecer la generación de señal establece PM6 a FFH.
Figura 16-10. Formato del registro de modo de puerto 6 (PM6)
Dirección: FF26H Después de restablecer: FFH R / W
Símbolo 77 66 55 44 3 2 1 00
PM6 1 1 1 1 PM63 PM62 PM61 PM60
PM6n Selección del modo de E / S del pin P6n (n = 0 a 3)
00 Modo de salida (buffer de salida activado)
1 Modo de entrada (buffer de salida apagado)
400 Manual de usuario U17336EJ5V0UD
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26/6/2020 (7) Registro de modo de puerto 6 (PM6) Este registro establece la entrada / salida del puerto 6 en unidades de 1 bit. Cuando se usa el pi…
16.4 I C Funciones del modo de bus
2
16.4.1 Configuración del pin

El pin del reloj en serie (SCL0) y el pin del bus de datos en serie (SDA0) se configuran de la siguiente manera.
(1) SCL0 ...... Este pin se utiliza para la entrada y salida del reloj serie.
Este pin es una salida de drenaje abierto N-ch para dispositivos maestros y esclavos. La entrada es entrada de Schmitt.
(2) SDA0 ...... Este pin se utiliza para la entrada y salida de datos en serie.
Este pin es una salida de drenaje abierto N-ch para dispositivos maestros y esclavos. La entrada es entrada de Schmitt.
Dado que las salidas de la línea del reloj serie y la línea del bus de datos serie son salidas de drenaje abierto N-ch, un pull-up externo
Se requiere resistencia.
Figura 16-11. Diagrama de configuración del pin
Dispositivo esclavo
V DD
Dispositivo maestro
SCL0 SCL0
Salida de reloj (Salida de reloj)
V DD
V SS V SS
(Entrada de reloj) Entrada de reloj
SDA0 SDA0
Salida de datos Salida de datos
V SS V SS
Entrada de datos Entrada de datos
Manual de usuario U17336EJ5V0UD 401
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16.5 I C Definiciones de bus y métodos de control

2
La siguiente sección describe el formato de comunicación de datos en serie del bus I C y las señales utilizadas por el bus I C.
2 2
La Figura 16-12 muestra el tiempo de transferencia para la salida "condición de inicio", "dirección", "datos" y "condición de parada" a través de
I bus de datos en serie del bus C.2
Figura 16-12. I C Tiempo de transferencia de datos en serie del bus

2
SCL0 1-7 8 99 1-8 99 1-8 99
SDA0
comienzo Dirección R / W ACK Datos ACK Datos ACK Detener
condición condición
El dispositivo maestro genera la condición de inicio, la dirección del esclavo y la condición de parada.
El reconocimiento (ACK) puede ser generado por el dispositivo maestro o esclavo (normalmente, el dispositivo lo emite
que recibe datos de 8 bits).
El reloj maestro (SCL0) emite continuamente el dispositivo maestro. Sin embargo, en el dispositivo esclavo, el SCL0 es bajo
el período de nivel se puede extender y se puede insertar una espera.
16.5.1 Condiciones de inicio

Se cumple una condición de inicio cuando el pin SCL0 está en nivel alto y el pin SDA0 cambia de nivel alto a nivel bajo.
Las condiciones de inicio para el pin SCL0 y el pin SDA0 son señales que el dispositivo maestro genera para el dispositivo esclavo.
cuando se inicia una transferencia en serie. Cuando el dispositivo se utiliza como esclavo, se pueden detectar las condiciones de inicio.
Figura 16-13. Condiciones de inicio
H
SCL0
SDA0
Se emite una condición de inicio cuando el bit 1 (STT0) del registro de control IIC 0 (IICC0) se establece (a 1) después de que una condición de detención ha
detectado (SPD0: Bit 0 = 1 en el registro de estado IIC 0 (IICS0)). Cuando se detecta una condición de inicio, el bit 1 (STD0) de
IICS0 se establece (a 1).
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16.5.2 Direcciones
La dirección está definida por los 7 bits de datos que siguen a la condición de inicio.
Una dirección es un segmento de datos de 7 bits que se emite para seleccionar uno de los dispositivos esclavos que están conectados a
El dispositivo maestro a través de las líneas de autobús. Por lo tanto, cada dispositivo esclavo conectado a través de las líneas de bus debe tener un único
habla a.
Los dispositivos esclavos incluyen hardware que detecta la condición de inicio y verifica si la dirección de 7 bits
Los datos coinciden con los valores de datos almacenados en el registro de dirección esclavo 0 (SVA0). Si los datos de la dirección coinciden con el SVA0
valores, el dispositivo esclavo se selecciona y se comunica con el dispositivo maestro hasta que el dispositivo maestro genera un
condición de inicio o condición de parada.
Figura 16-14. Habla a
SCL0 1 2 3 44 55 66 77 8 99
SDA0 A6 A5 A4 A3 A2 A1 A0 R/W
Habla a
Nota
INTIIC0
Nota INTIIC0 no se emite si se reciben datos que no sean una dirección local o un código de extensión durante el dispositivo esclavo
operación.
La dirección del esclavo y el octavo bit, que especifica la dirección de transferencia como se describe en 16.5.3 Transferencia
especificación de dirección a continuación, se escriben juntas en el registro de desplazamiento IIC 0 (IIC0) y luego se emiten. Recibido
las direcciones se escriben en IIC0.
La dirección del esclavo se asigna a los 7 bits superiores de IIC0.
16.5.3 Especificación de dirección de transferencia

Además de los datos de la dirección de 7 bits, el dispositivo maestro envía 1 bit que especifica la dirección de transferencia.
Cuando este bit de especificación de dirección de transferencia tiene un valor de "0", indica que el dispositivo maestro está transmitiendo
datos a un dispositivo esclavo. Cuando el bit de especificación de dirección de transferencia tiene un valor de "1", indica que el maestro
El dispositivo está recibiendo datos de un dispositivo esclavo.
Figura 16-15. Especificación de dirección de transferencia
SCL0 1 2 3 44 55 66 77 8 99
SDA0 A6 A5 A4 A3 A2 A1 A0 R/W
Especificación de dirección de transferencia

Nota
INTIIC0
Nota INTIIC0 no se emite si se reciben datos que no sean una dirección local o un código de extensión durante el dispositivo esclavo
operación.
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16.5.4 ACK
ACK se utiliza para verificar el estado de los datos en serie en los lados de transmisión y recepción.
El lado de recepción devuelve ACK cada vez que recibe datos de 8 bits.
El lado de transmisión generalmente recibe ACK después de transmitir datos de 8 bits. Cuando ACK se devuelve desde la recepción
Por otro lado, se supone que la recepción se ha realizado correctamente y el procesamiento continúa. Si ACK ha sido
detectado puede verificarse utilizando el bit 2 (ACKD0) del registro de estado IIC 0 (IICS0).
Cuando el maestro recibe el último elemento de datos, no devuelve ACK y en su lugar genera una condición de detención. Si un
esclavo no devuelve ACK después de recibir datos, el maestro emite una condición de parada o reinicio y se detiene
transmisión. Si no se devuelve ACK, las posibles causas son las siguientes.
<1> La recepción no se realizó normalmente.

<2> Se recibió el elemento de datos final.
<3> El lado de recepción especificado por la dirección no existe.
Para generar ACK, el lado de recepción hace que la línea SDA0 sea baja en el noveno reloj (lo que indica una recepción normal).
La generación automática de ACK se habilita configurando el bit 2 (ACKE0) del registro de control IIC 0 (IICC0) en 1. Bit 3 (TRC0)
del registro IICS0 se establece mediante los datos del octavo bit que sigue a la información de dirección de 7 bits. Por lo general, configure ACKE0 en 1
para recepción (TRC0 = 0).
Si un esclavo no puede recibir más datos durante la recepción (TRC0 = 0) o no requiere el siguiente elemento de datos, entonces el
El esclavo debe informar al maestro, al borrar ACKE0 a 0, que no recibirá más datos.
Cuando el maestro no requiere el siguiente elemento de datos durante la recepción (TRC0 = 0), debe borrar ACKE0 a 0 para que
ACK no se genera. De esta manera, el maestro informa a un esclavo en el lado de la transmisión que no requiere ningún
más datos (se detendrá la transmisión).
Figura 16-16. ACK
SCL0 1 2 3 44 55 66 77 8 99
SDA0 A6 A5 A4 A3 A2 A1 A0 R / W ACK
Cuando se recibe la dirección local, ACK se genera automáticamente, independientemente del valor de ACKE0. Cuando un
se recibe una dirección diferente a la de la dirección local, no se genera ACK (NACK).
Cuando se recibe un código de extensión, se genera ACK si ACKE0 se establece en 1 por adelantado.
La forma en que se genera ACK cuando se reciben datos difiere de la siguiente manera según la configuración del tiempo de espera.
• Cuando se selecciona el estado de espera de 8 horas (bit 3 (WTIM0) del registro IICC0 = 0):
Al establecer ACKE0 en 1 antes de liberar el estado de espera, se genera ACK en el flanco descendente del octavo reloj de
El pin SCL0.
• Cuando se selecciona el estado de espera de 9 horas (bit 3 (WTIM0) del registro IICC0 = 1):
ACK se genera al establecer ACKE0 en 1 por adelantado.
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16.5.5 Condición de parada

Cuando el pin SCL0 está en nivel alto, cambiar el pin SDA0 de nivel bajo a nivel alto genera una condición de parada.
Una condición de parada es una señal que el dispositivo maestro genera al dispositivo esclavo cuando se ha realizado una transferencia en serie
terminado. Cuando el dispositivo se utiliza como esclavo, se pueden detectar las condiciones de parada.
Figura 16-17. Condición de parada
H
SCL0
SDA0
Se genera una condición de parada cuando el bit 0 (SPT0) del registro de control IIC 0 (IICC0) se establece en 1. Cuando la parada
se detecta la condición, el bit 0 (SPD0) del registro de estado IIC 0 (IICS0) se establece en 1 e INTIIC0 se genera cuando el bit 4
(SPIE0) de IICC0 se establece en 1.
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16.5.6 Esperar
La espera se utiliza para notificar al interlocutor que un dispositivo (maestro o esclavo) se está preparando para transmitir o
recibir datos (es decir, está en estado de espera).
Establecer el pin SCL0 en nivel bajo notifica al interlocutor del estado de espera. Cuando el estado de espera ha sido
cancelado para los dispositivos maestro y esclavo, puede comenzar la próxima transferencia de datos.
Figura 16-18. Espera (1/2)
(1) Cuando el dispositivo maestro tiene una espera de nueve horas y el dispositivo esclavo tiene una espera de ocho horas
(el maestro transmite, el esclavo recibe y ACKE0 = 1)
Maestro
El maestro vuelve a lo alto

impedancia pero esclavo Esperar después de la salida
está en estado de espera (nivel bajo). del noveno reloj
IIC0 Escritura de datos IIC0 (cancelar espera)
SCL0 66 77 8 99 1 2 3
Esclavo
Esperar después de la salida
del octavo reloj
FFH se escribe en IIC0 o WREL0 se establece en 1
IIC0
SCL0
H
ACKE0
Líneas de transferencia
Espera de esclavo Espera del maestro
SCL0 66 77 8 99 1 2 3
SDA0 D2 D1 D0 ACK D7 D6 D5
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Figura 16-18. Espera (2/2)
(2) Cuando los dispositivos maestro y esclavo tienen una espera de nueve horas
(el maestro transmite, el esclavo recibe y ACKE0 = 1)
Maestro Amo y esclavo esperan

después de la salida del noveno reloj
Escritura de datos IIC0 (cancelar espera)
IIC0
SCL0 66 77 8 99 1 2 3
Esclavo
FFH se escribe en IIC0 o WREL0 se establece en 1
IIC0
SCL0
H
ACKE0
Espera de
maestro y
Líneas de transferencia esclavo Espera de esclavo
SCL0 66 77 8 99 1 2 3
SDA0 D2 D1 D0 ACK D7 D6 D5
Generar de acuerdo con el valor ACKE0 establecido previamente
Observación ACKE0: Bit 2 del registro de control IIC 0 (IICC0)

WREL0: Bit 5 del registro de control IIC 0 (IICC0)
Se puede generar una espera automáticamente dependiendo de la configuración del bit 3 (WTIM0) del registro de control IIC 0 (IICC0).
Normalmente, el lado receptor cancela el estado de espera cuando el bit 5 (WREL0) de IICC0 se establece en 1 o cuando se escribe FFH
al registro de desplazamiento IIC 0 (IIC0), y el lado transmisor cancela el estado de espera cuando los datos se escriben en IIC0.
El dispositivo maestro también puede cancelar el estado de espera a través de cualquiera de los siguientes métodos.
• Al establecer el bit 1 (STT0) de IICC0 en 1
• Al establecer el bit 0 (SPT0) de IICC0 en 1
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16.5.7 Cancelación de espera

El I C generalmente cancela un estado de espera mediante el siguiente procesamiento.
2
• Escribir datos en el registro de desplazamiento IIC 0 (IIC0)

• Configuración del bit 5 (WREL0) del registro de control IIC 0 (IICC0) (cancelación de espera)
• Configuración del bit 1 (STT0) del registro IIC0 (condición de inicio de generación) Nota
• Configuración del bit 0 (SPT0) del registro IIC0 (condición de parada de generación) Nota
Note Master solamente
Cuando se ejecuta el proceso de cancelación de espera anterior, el I C cancela el estado de espera y la comunicación es
2
reanudado
Para cancelar un estado de espera y transmitir datos (incluidas las direcciones), escriba los datos en IIC0.
Para recibir datos después de cancelar un estado de espera, o para completar la transmisión de datos, establezca el bit 5 (WREL0) del control IIC0
registrar 0 (IICC0) a 1.
Para generar una condición de reinicio después de cancelar un estado de espera, establezca el bit 1 (STT0) de IICC0 en 1.
Para generar una condición de detención después de cancelar un estado de espera, establezca el bit 0 (SPT0) de IICC0 en 1.
Ejecute el proceso de cancelación solo una vez para un estado de espera.
Si, por ejemplo, los datos se escriben en IIC0 después de cancelar un estado de espera al establecer WREL0 en 1, puede que se muestre un valor incorrecto
salida a SDA0 porque el tiempo para cambiar la línea SDA0 entra en conflicto con el tiempo para escribir IIC0.
Además de lo anterior, la comunicación se detiene si IICE0 se borra a 0 cuando la comunicación se ha interrumpido,
para que se pueda cancelar el estado de espera.
Si el bus I C se ha bloqueado debido al ruido, el procesamiento se guarda de la comunicación configurando el bit 6 (LREL0) de
2
IICC0, para que se pueda cancelar el estado de espera.
16.5.8 Tiempo de generación de solicitud de interrupción (INTIIC0) y control de espera
El ajuste del bit 3 (WTIM0) del registro de control IIC 0 (IICC0) determina el tiempo por el cual se genera INTIIC0
y el correspondiente control de espera, como se muestra en la Tabla 16-3.
Tabla 16-3. INTIIC0 Generación de tiempo y control de espera
WTIM0 Durante la operación del dispositivo esclavo Durante la operación del dispositivo maestro
Habla a Recepción de datos Transmisión de datos Habla a Recepción de datos Transmisión de datos
00 9 Notas 1, 2 8 Nota 2 8 Nota 2 99 8 8
1 9 Notas 1, 2 9 Nota 2 9 Nota 2 99 99 99
Notas 1. La señal INTIIC0 del dispositivo esclavo y el período de espera se producen en el límite inferior del noveno reloj solo cuando
hay una coincidencia con la dirección establecida en el registro de dirección esclavo 0 (SVA0).
En este punto, ACK se genera independientemente del valor establecido en el bit 2 de IICC0 (ACKE0). Para un dispositivo esclavo
que ha recibido un código de extensión, INTIIC0 se produce en el flanco descendente del octavo reloj.
Sin embargo, si la dirección no coincide después del reinicio, INTIIC0 se genera en el límite inferior del noveno
reloj, pero la espera no ocurre.
2. Si la dirección recibida no coincide con el contenido del registro de dirección esclavo 0 (SVA0) y la extensión
no se recibe el código, ni INTIIC0 ni se produce una espera.
Observación Los números en la tabla indican el número de señales de reloj del reloj serial. Solicitudes de interrupción y
el control de espera está sincronizado con el flanco descendente de estas señales de reloj.
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(1) Durante la transmisión / recepción de la dirección
• Operación del dispositivo esclavo: el tiempo de interrupción y espera se determina según las condiciones descritas en
Notas 1 y 2 anteriores, independientemente del bit WTIM0.
• Operación del dispositivo maestro: el tiempo de interrupción y espera se produce en el borde descendente del noveno reloj, independientemente de
el bit WTIM0.
(2) Durante la recepción de datos
• Operación del dispositivo maestro / esclavo: el tiempo de interrupción y espera se determina de acuerdo con el bit WTIM0.
(3) Durante la transmisión de datos
• Operación del dispositivo maestro / esclavo: el tiempo de interrupción y espera se determina de acuerdo con el bit WTIM0.
(4) Esperar método de cancelación

Los cuatro métodos de cancelación de espera son los siguientes.
• Escribir datos en el registro de desplazamiento IIC 0 (IIC0)

• Configuración del bit 5 (WREL0) del registro de control IIC 0 (IICC0) (cancelación de espera)
• Configuración del bit 1 (STT0) del registro IIC0 (condición de inicio de generación) Nota
• Configuración del bit 0 (SPT0) del registro IIC0 (condición de parada de generación) Nota
Nota Master solamente.
Cuando se ha seleccionado una espera de 8 horas (WTIM0 = 0), la presencia / ausencia de generación de ACK debe ser
determinado antes de esperar la cancelación.
(5) Detección de condición de parada

INTIIC0 se genera cuando se detecta una condición de parada (solo cuando SPIE0 = 1).
16.5.9 Método de detección de coincidencia de dirección

En el modo de bus I C, el dispositivo maestro puede seleccionar un dispositivo esclavo particular transmitiendo el esclavo correspondiente
2
habla a.
La coincidencia de direcciones se puede detectar automáticamente por hardware. Se produce una solicitud de interrupción (INTIIC0) cuando un local
la dirección se ha establecido en el registro de dirección esclavo 0 (SVA0) y cuando la dirección establecida en SVA0 coincide con el esclavo
dirección enviada por el dispositivo maestro, o cuando se ha recibido un código de extensión.
16.5.10 Detección de errores
En el modo de bus I C, el estado del bus de datos en serie (SDA0) durante la transmisión de datos es capturado por el registro de desplazamiento IIC 0
2
(IIC0) del dispositivo transmisor, por lo que los datos IIC0 antes de la transmisión se pueden comparar con los datos IIC0 transmitidos
para permitir la detección de errores de transmisión. Se considera que se ha producido un error de transmisión cuando se compara
los valores de datos no coinciden.
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16.5.11 Código de extensión
(1) Cuando los 4 bits superiores de la dirección de recepción son “0000” o “1111”, el indicador de recepción del código de extensión
(EXC0) se establece en 1 para la recepción del código de extensión y se emite una solicitud de interrupción (INTIIC0) en el flanco descendente
del octavo reloj. La dirección local almacenada en el registro de dirección esclavo 0 (SVA0) no se ve afectada.
(2) Si “11110 ×font> 0” se establece en SVA0 mediante una transferencia de dirección de 10 bits y se transfiere “11110 ×font> 0” desde el dispositivo maestro,
Los resultados son los siguientes. Tenga en cuenta que INTIIC0 ocurre en el borde descendente del octavo reloj.
• Mayor coincidencia de cuatro bits de datos: EXC0 = 1

• Siete bits de coincidencia de datos: COI0 = 1
Observación EXC0: Bit 5 del registro de estado IIC 0 (IICS0)

COI0: Bit 4 del registro de estado IIC 0 (IICS0)
(3) Dado que el procesamiento después de la solicitud de interrupción difiere según los datos que siguen a la extensión
código, dicho procesamiento lo realiza el software.
Si se recibe el código de extensión mientras está funcionando un dispositivo esclavo, entonces el dispositivo esclavo participa en
comunicación incluso si su dirección no coincide.
Por ejemplo, después de recibir el código de extensión, si no desea operar el dispositivo de destino como esclavo
dispositivo, establezca el bit 6 (LREL0) del registro de control IIC 0 (IICC0) en 1 para establecer el modo de espera para el siguiente
Operación de comunicación.
Tabla 16-4. Definiciones de bits de código de extensión
Dirección del esclavo Bit R / W Descripción
0000000 00 Dirección de llamada general
0000000 1 Iniciar byte
0000001 × Dirección C-BUS
0000010 × Dirección reservada para diferentes formatos de bus
1 1 1 1 0 XX × Especificación de dirección esclava de 10 bits
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16.5.12 Arbitraje
Cuando varios dispositivos maestros generan simultáneamente una condición de inicio (cuando STT0 se establece en 1 antes de establecer STD0
a 1), la comunicación entre los dispositivos maestros se realiza a medida que se ajusta el número de relojes hasta que los datos
difiere Este tipo de operación se llama arbitraje.
Cuando uno de los dispositivos maestros pierde en el arbitraje, un indicador de pérdida de arbitraje (ALD0) en el registro de estado IIC 0 (IICS0)
se establece (1) a través del tiempo por el cual ocurrió la pérdida de arbitraje, y las líneas SCL0 y SDA0 se configuran en alto
impedancia, que libera el bus.
La pérdida de arbitraje se detecta en función del momento de la próxima solicitud de interrupción (el octavo o noveno reloj, cuando un
se detecta la condición de parada, etc.) y la configuración ALD0 = 1 que ha realizado el software.
Para obtener detalles sobre el tiempo de solicitud de interrupción, consulte 16.5.17 Tiempo de ocurrencia de solicitud de interrupción I C (INTIIC0) . 2
Observación STD0: Bit 1 del registro de estado IIC 0 (IICS0)

STT0: Bit 1 del registro de control IIC 0 (IICC0)
Figura 16-19. Ejemplo de tiempo de arbitraje
Maestro 1
Hola-z
SCL0
Hola-z
SDA0
Maestro 2 El maestro 1 pierde el arbitraje
SCL0
SDA0
SCL0
SDA0
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Tabla 16-5. Estado durante el tiempo de generación de solicitudes de interrupción y arbitraje
Estado durante el arbitraje Tiempo de generación de solicitud de interrupción
Durante la transmisión de la dirección Al borde descendente del octavo o noveno reloj después de la transferencia de bytes Nota 1
Leer / escribir datos después de la transmisión de la dirección
Durante la transmisión del código de extensión
Leer / escribir datos después de la transmisión del código de extensión
Durante la transmisión de datos
Durante el período de transferencia ACK después de la transmisión de datos
Cuando se detecta la condición de reinicio durante la transferencia de datos
Cuando se detecta la condición de parada durante la transferencia de datos Cuando se genera la condición de parada (cuando SPIE0 = 1) Nota 2
Cuando los datos están en un nivel bajo al intentar generar un reinicio Al borde descendente del octavo o noveno reloj después de la transferencia de bytes Nota 1
condición
Cuando se detecta la condición de detención al intentar generar un Cuando se genera la condición de parada (cuando SPIE0 = 1) Nota 2
condición de reinicio
Cuando los datos están en un nivel bajo al intentar generar una parada Al borde descendente del octavo o noveno reloj después de la transferencia de bytes Nota 1
condición
Cuando SCL0 está en un nivel bajo mientras intenta generar un
Notas 1. Cuando WTIM0 (bit 3 del registro de control IIC 0 (IICC0)) = 1, se produce una solicitud de interrupción en el flanco descendente
del noveno reloj. Cuando WTIM0 = 0 y se recibe la dirección esclava del código de extensión, una interrupción
La solicitud se produce en el límite del octavo reloj.
2. Cuando existe la posibilidad de que ocurra un arbitraje, configure SPIE0 = 1 para la operación del dispositivo maestro.
Observación SPIE0: Bit 4 del registro de control IIC 0 (IICC0)
16.5.13 Función de despertador

La función esclava del bus I C es una función que genera una señal de solicitud de interrupción (INTIIC0) cuando una dirección local
2
y se ha recibido el código de extensión.

Esta función hace que el procesamiento sea más eficiente al evitar que se produzca una señal INTIIC0 innecesaria cuando
las direcciones no coinciden
Cuando se detecta una condición de inicio, se establece el modo de espera de activación. Este modo de espera de activación está vigente mientras
las direcciones se transmiten debido a la posibilidad de que una pérdida de arbitraje pueda cambiar el dispositivo maestro (que tiene
generó una condición de inicio) a un dispositivo esclavo.
Sin embargo, cuando se detecta una condición de parada, el bit 4 (SPIE0) del registro de control IIC 0 (IICC0) se establece independientemente de
función de activación, y esto determina si las solicitudes de interrupción están habilitadas o deshabilitadas.
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16.5.14 Reserva de comunicación
(1) Cuando la función de reserva de comunicación está habilitada (bit 0 (IICRSV) del registro de bandera IIC 0 (IICF0) = 0)
Para iniciar las comunicaciones del dispositivo maestro cuando no está utilizando un bus, se puede hacer una reserva de comunicación.
hecho para permitir la transmisión de una condición de inicio cuando se libera el bus. Hay dos modos bajo los cuales
El autobús no se utiliza.
• Cuando el arbitraje no resulta en operación maestra ni esclava

• Cuando se recibe un código de extensión y la operación esclava está deshabilitada (ACK no se devuelve y el bus estaba
liberado cuando el bit 6 (LREL0) del registro de control IIC 0 (IICC0) se estableció en 1).
Si el bit 1 (STT0) de IICC0 se establece en 1 mientras no se usa el bus (después de detectar una condición de parada), una condición de inicio
se genera automáticamente y se establece el estado de espera.
Si se escribe una dirección en el registro de desplazamiento IIC 0 (IIC0) después de que el bit 4 (SPIE0) de IICC0 se haya establecido en 1, y se haya detectado
por generación de una señal de solicitud de interrupción (INTIIC0) de que se liberó el bus (detección de la parada
condición), entonces el dispositivo inicia automáticamente la comunicación como maestro. Datos escritos a IIC0 antes del
La condición de parada detectada no es válida.
Cuando STT0 se ha establecido en 1, el modo de operación (como condición de inicio o como reserva de comunicación) es
determinado de acuerdo con el estado del bus.
• Si el bus ha sido liberado ......................................... un comienzo condición se genera

• Si el bus no se ha liberado (modo de espera) ......... reserva de comunicación
Compruebe si la reserva de comunicación funciona o no utilizando MSTS0 (bit 7 del registro de estado IIC 0
(IICS0)) después de que STT0 se establece en 1 y transcurre el tiempo de espera.
Los períodos de espera, que deben establecerse mediante software, se enumeran en la Tabla 16-6.
Cuadro 16-6. Períodos de espera
CLX0 SMC0 CL01 CL00 Período de espera
00 00 00 00 46 relojes
00 00 00 1 86 relojes
00 00 1 00 172 relojes
00 00 1 1 34 relojes
00 1 00 00 30 relojes
00 1 00 1
00 1 1 00 60 relojes
00 1 1 1 12 relojes
1 1 00 00 18 relojes
1 1 00 1
1 1 1 00 36 relojes
La figura 16-20 muestra el tiempo de reserva de comunicación.
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Figura 16-20. Tiempo de reserva de comunicación
Escribir a
Procesamiento del programa STT0 = 1
IIC0
Comuni- Establecer SPD0

Conjunto
Procesamiento de hardware catión y
STD0
reserva INTIIC0
SCL0 1 2 3 44 55 66 77 8 99 1 2 3 44 55 66
SDA0
Generar por dispositivo maestro con maestría de bus
Observación IIC0: registro de desplazamiento IIC 0

STT0: Bit 1 del registro de control IIC 0 (IICC0)
STD0: Bit 1 del registro de estado IIC 0 (IICS0)
SPD0: Bit 0 del registro de estado IIC 0 (IICS0)
Las reservas de comunicación se aceptan a través del siguiente calendario. Después del bit 1 (STD0) del registro de estado IIC 0
(IICS0) se establece en 1, se puede hacer una reserva de comunicación estableciendo el bit 1 (STT0) del registro de control IIC 0
(IICC0) a 1 antes de que se detecte una condición de detención.
Figura 16-21. Momento para aceptar reservas de comunicación
SCL0
SDA0
STD0
SPD0
Modo de espera
La figura 16-22 muestra el protocolo de reserva de comunicación.
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Figura 16-22. Protocolo de reserva de comunicación
DI
SET1 STT0 Establece el indicador STT0 (reserva de comunicación)
Define que la reserva de comunicación está vigente

Definir la comunicación
(define y establece el indicador de usuario en cualquier parte de la RAM)
reserva
Asegura el período de espera establecido por el software (consulte la Tabla 16-6 ).

Espere
(Reserva de comunicación) Nota

MSTS0 = 0? Confirmación de reserva de comunicación
si
No
(Generar condición de inicio)
Cancelar comunicación
Borrar la bandera del usuario
reserva
MOV IIC0, # ×font> H

Operación de escritura IIC0
EI
Nota La operación de reserva de comunicación ejecuta una escritura en el registro de desplazamiento de IIC 0 (IIC0) cuando se detiene
Se produce una solicitud de interrupción de condición.
Observación STT0: Bit 1 del registro de control IIC 0 (IICC0)

MSTS0: Bit 7 del registro de estado IIC 0 (IICS0)
IIC0: registro de desplazamiento IIC 0
(2) Cuando la función de reserva de comunicación está deshabilitada (bit 0 (IICRSV) del registro de bandera IIC 0 (IICF0) = 1)
Cuando el bit 1 (STT0) del registro de control IIC 0 (IICC0) se establece en 1 cuando el bus no se utiliza en una comunicación
durante la comunicación del bus, esta solicitud se rechaza y no se genera una condición de inicio. Los dos siguientes
los estados se incluyen en el estado donde no se utiliza el bus.
• Cuando el arbitraje no resulta en operación maestra ni esclava

• Cuando se recibe un código de extensión y la operación esclava está deshabilitada (ACK no se devuelve y el bus estaba
liberado cuando el bit 6 (LREL0) de IICC0 se estableció en 1)
Para confirmar si se generó la condición de inicio o si se rechazó la solicitud, verifique STCF (bit 7 de IICF0).
Se requiere el tiempo que se muestra en la Tabla 16-7 hasta que STCF se configure en 1 después de configurar STT0 = 1. Por lo tanto, asegure
tiempo por software.
Página 17
Cuadro 16-7. Períodos de espera
CL01 CL00 Período de espera
00 00 6 relojes
00 1 6 relojes
1 00 12 relojes
1 1 3 relojes
16.5.15 Precauciones
(1) Cuando STCEN (bit 1 del registro de bandera IIC 0 (IICF0)) = 0
Inmediatamente después de habilitar la operación I C (IICE0 = 1), el estado de comunicación del bus (IICBSY (bit 6 de IICF0) =
2
1) se reconoce independientemente del estado real del bus. Al cambiar de un modo en el que no hay condición de parada
ha sido detectado en un modo de comunicación del dispositivo maestro, primero genera una condición de parada para liberar el bus,
luego realice la comunicación del dispositivo maestro.
Cuando se utilizan varios maestros, no es posible realizar la comunicación del dispositivo maestro cuando el bus no
liberado (cuando no se ha detectado una condición de detención).
Use la siguiente secuencia para generar una condición de parada.
<1> Establecer el registro de selección de reloj IIC 0 (IICCL0).
<2> Establezca el bit 7 (IICE0) del registro de control IIC 0 (IICC0) en 1.

<3> Establezca el bit 0 (SPT0) de IICC0 en 1.
(2) Cuando STCEN = 1

Inmediatamente después de que se habilita la operación I C (IICE0 = 1), se reconoce el estado del bus liberado (IICBSY = 0)
2
independientemente del estado real del bus. Para generar la primera condición de inicio (STT0 (bit 1 del registro de control IIC 0
(IICC0)) = 1), es necesario confirmar que el bus ha sido liberado, para no molestar a otros
comunicaciones
(3) Si otras comunicaciones I C ya están en progreso

2
Si la operación I C está habilitada y el dispositivo participa en la comunicación que ya está en progreso cuando el SDA0
2
el pin está bajo y el pin SCL0 está alto, la macro de I C reconoce que el pin SDA0 ha bajado (detecta un
2
condición de inicio). Si el valor en el bus en este momento puede reconocerse como un código de extensión, se devuelve ACK,
pero esto interfiere con otras comunicaciones I C. Para evitar esto, inicie I C en la siguiente secuencia.
2 2
<1> Borrar el bit 4 (SPIE0) de IICC0 a 0 para deshabilitar la generación de una señal de solicitud de interrupción (INTIIC0) cuando el
Se detecta la condición de parada.
<2> Establezca el bit 7 (IICE0) de IICC0 en 1 para permitir el funcionamiento de I C. 2
<3> Espere a que se detecte la condición de inicio.

<4> Establezca el bit 6 (LREL0) de IICC0 a 1 antes de que se devuelva ACK (4 a 80 relojes después de configurar IICE0 a 1), a la fuerza
desactivar la detección
(4) Determine la frecuencia del reloj de transferencia utilizando SMC0, CL01, CL00 (bits 3, 1 y 0 de IICL0) y CLX0 (bit 0
de IICX0) antes de habilitar la operación (IICE0 = 1). Para cambiar la frecuencia del reloj de transferencia, borre IICE0 a 0
una vez.
Página 18
(5) Volver a configurar STT0 y SPT0 (bits 1 y 0 de IICC0) después de configurarlos y antes de borrarlos a 0 es
prohibido.
(6) Cuando la transmisión está reservada, establezca SPIE0 (bit 4 de IICL0) en 1 para que se genere una solicitud de interrupción cuando
Se detecta la condición de parada. La transferencia se inicia cuando los datos de comunicación se escriben en IIC0 después de la interrupción
Se genera la solicitud. A menos que la interrupción se genere cuando se detecte la condición de detención, el dispositivo se detiene
en el estado de espera porque la solicitud de interrupción no se genera cuando se inicia la comunicación. Sin embargo lo és
no es necesario establecer SPIE0 en 1 cuando el software detecta MSTS0 (bit 7 de IICS0).
16.5.16 Operaciones de comunicación

A continuación se muestran tres procedimientos de operación con el diagrama de flujo.
(1) Operación maestra en sistema maestro único

A continuación se muestra el diagrama de flujo cuando se usa el 78K0 / KC2 como maestro en un solo sistema maestro.
Este diagrama de flujo se divide ampliamente en la configuración inicial y el procesamiento de la comunicación. Ejecutar la inicial
configuración al inicio. Si se requiere comunicación con el esclavo, prepare la comunicación y luego ejecute
procesamiento de comunicación.
(2) Operación maestra en el sistema multimaestro

En el I sistema multimaestro bus C, si el bus se libera o se utiliza no puede ser juzgado por el I bus C
2 2
especificaciones cuando el autobús participa en una comunicación. Aquí, cuando los datos y el reloj están en un nivel alto para un
cierto período (1 trama), el 78K0 / KC2 participa en una comunicación con el estado liberado del bus.
Este diagrama de flujo se divide en términos generales en la configuración inicial, la comunicación en espera y el procesamiento de la comunicación.
El procesamiento cuando el 78K0 / KC2 pierde en el arbitraje y se especifica como el esclavo se omite aquí, y solo
el procesamiento como se muestra el maestro. Ejecute la configuración inicial en el inicio para participar en una comunicación.
Luego, espere la solicitud de comunicación como maestro o espere la especificación como esclavo. El actual
la comunicación se realiza en el procesamiento de la comunicación y admite la transmisión / recepción con
El esclavo y el arbitraje con otros amos.
(3) Operación esclava

A continuación se muestra un ejemplo de cuando se utiliza el 78K0 / KC2 como esclavo del bus I C. 2
Cuando se usa como esclavo, la operación se inicia mediante una interrupción. Ejecute la configuración inicial al inicio, luego espere
para la ocurrencia de interrupción INTIIC0 (comunicación en espera). Cuando se produce una interrupción INTIIC0, el
se evalúa el estado de la comunicación y su resultado se pasa como un indicador al procesamiento principal.
Al marcar las banderas, se realiza el procesamiento de comunicación necesario.
Página 19
(1) Operación maestra en sistema de maestro único
Figura 16-23. Operación maestra en sistema de maestro único
COMIENZO
Inicializando I 2 C bus Nota
Puerto de ajuste Establece cada pin en el modo I 2 C (consulte 16.3 (7) Registro de modo de puerto 6 (PM6) ).
IICX0 ← 0XH
Selecciona un reloj de transferencia.
IICCL0 ← XXH
SVA0 ← XXH Establece una dirección local.
IICF0 ← 0XH
Establece una condición de inicio.
Configuración de STCEN, IICRSV = 0
IICC0 ← XXH
ACKE0 = WTIM0 = SPIE0 = 1
IICE0 = 1
Ajuste inicial
si
STCEN = 1?
No
Se prepara para comenzar la comunicación.
SPT0 = 1
(genera una condición de parada).
INTIIC0 No
¿Se produce una interrupción?
Espera la detección de la condición de parada.
si
STT0 = 1 (genera una condición de inicio).
Inicia la comunicación.
Redacción IIC0 (especifica una dirección y transferencia
dirección).
INTIIC0 No
se produce la interrupción?
Espera la detección de reconocimiento.
si
No
ACKD0 = 1?
si
No
TRC0 = 1?
ACKE0 = 1
si
WTIM0 = 0
Redacción IIC0 Comienza la transmisión.

WREL0 = 1 Comienza la recepción.
INTIIC0 No
se produce la interrupción? INTIIC0
Espera la transmisión de datos. No
Espera datos
si
Procesamiento de la comunicación recepción.
si
No Lectura IIC0
ACKD0 = 1?
si
No
Fin de la transferencia?
No
si
si
ACKE0 = 0
WTIM0 = WREL0 = 1
No
¿Reiniciar?
INTIIC0 No
SPT0 = 1 se produce la interrupción?
si Espera la detección
de reconocer.
si
FINAL
Nota Liberar (pines SCL0 y SDA0 = nivel alto) el bus I C de acuerdo con las especificaciones del 2
producto que se comunica Si EEPROM está emitiendo un nivel bajo al pin SDA0, por ejemplo, configure el
SCL0 pin en el modo de puerto de salida, y emite un pulso de reloj desde el puerto de salida hasta que el pin SDA0 esté
constantemente a alto nivel.
Observación Conforme a las especificaciones del producto que se está comunicando, con respecto a la transmisión y
formatos de recepción
Página 20
(2) Operación maestra en sistema multimaestro
Figura 16-24. Operación maestra en el sistema multimaestro (1/3)
COMIENZO
IICX0 ← 0XH
IICCL0 ← XXH
IICF0 ← 0XH
Configuración de STCEN e IICRSV
IICC0 ← XXH
ACKE0 = WTIM0 = SPIE0 = 1
IICE0 = 1
Ajuste inicial
Libera el autobús por un período específico.
Comprobación del estado del bus Nota
El estado del bus es

No
siendo revisado STCEN = 1?
Se prepara para comenzar
No INTIIC0 SPT0 = 1 comunicación
si
se produce la interrupción? (genera una condición de parada).
si
INTIIC0 No
No Espera la detección
SPD0 = 1?
de la condición de parada.
si
si Operación esclava
No
SPD0 = 1?
si
Operación esclava
• Esperando ser especificado como esclavo por otro maestro

1 • Esperando una solicitud de inicio de comunicación (depende del programa del usuario)
Operación maestra No
¿empieza? (Sin solicitud de inicio de comunicación)
si SPIE0 = 0
(Solicitud de inicio de comunicación)
INTIIC0
No
SPIE0 = 1 se produce la interrupción?
Espera una solicitud de comunicación.
si
Espera una comunicación

No Operación esclava
IICRSV = 0?
si
UNA si
Permite reservar Inhabilita la reserva

comunicación. comunicación.
Nota Confirme que se libera el bus (bit CLD0 = 1, bit DAD0 = 1) durante un período específico (por ejemplo, durante un período
de un cuadro). Si el pin SDA0 está constantemente en un nivel bajo, decida si desea liberar el bus I C (SCL0 y 2
Pines SDA0 = alto nivel) de conformidad con las especificaciones del producto que se está comunicando.
Página 21
UNA Permite reservar la comunicación.

STT0 = 1
(genera una condición de inicio).
Tiempo de espera seguro por software

Espere
(ver cuadro 16-6 ).
No
MSTS0 = 1?
si INTIIC0 No
se produce la interrupción? Espera el lanzamiento del autobús
(comunicación reservada).
si
Procesamiento de la comunicación
No
EXC0 = 1 o COI0 = 1?
Estado de espera después de la condición de parada
fue detectado y condición de inicio
si
fue generado por la comunicación
función de reserva.
C Operación esclava
si Inhabilita la reserva de comunicación.
No
IICBSY = 0?
si
re

STT0 = 1
(genera una condición de inicio).
Tiempo de espera seguro por software

Espere
(ver cuadro 18-7 ).
No
STCF = 0?
si INTIIC0
Procesamiento de la comunicación No
se produce la interrupción? Espera el lanzamiento del autobús
si
C
No
EXC0 = 1 o COI0 = 1?
Detecta una condición de parada.
si
Operación esclava re
Página 22
Inicia la comunicación.
Redacción IIC0
(especifica una dirección y dirección de transferencia).
INTIIC0 No
¿ Se produce una interrupción? Espera la detección de ACK.
si
No
MSTS0 = 1?
si
2
No
ACKD0 = 1?
si
No
TRC0 = 1?
ACKE0 = 1
si WTIM0 = 0
WTIM0 = 1
WREL0 = 1 Comienza la recepción.
Redacción IIC0 Comienza la transmisión.
INTIIC0 No
¿ Se produce una interrupción? Espera la recepción de datos.
INTIIC0 No
¿ Se produce una interrupción? si
Espera la transmisión de datos.
si No
MSTS0 = 1?
No
MSTS0 = 1?
si
2
si Lectura IIC0
2
No
ACKD0 = 1?
No
si
si
No WTIM0 = WREL0 = 1
ACKE0 = 0
si
INTIIC0 No
¿ Se produce una interrupción? Espera la detección de ACK.
No
¿Reiniciar?
si
SPT0 = 1
si
No
MSTS0 = 1?
STT0 = 1 FINAL
si 2
No
EXC0 = 1 o COI0 = 1?
1
si
No participa
Operación esclava
en comunicación.
Observaciones 1. Conforme a las especificaciones del producto que se está comunicando, con respecto a la transmisión.
y formatos de recepción.
2. Para usar el dispositivo como maestro en un sistema multimaestro, lea el bit MSTS0 cada vez que interrumpa
INTIIC0 ha ocurrido para verificar el resultado del arbitraje.
3. Para usar el dispositivo como esclavo en un sistema multimaestro, verifique el estado utilizando IICS0 e IICF0
registra cada vez que se produce la interrupción INTIIC0 y determina el procesamiento que se realizará
siguiente.
Página 23
(3) Operación esclava

El procedimiento de procesamiento de la operación esclava es el siguiente.
Básicamente, la operación esclava está controlada por eventos. Por lo tanto, el procesamiento por la interrupción INTIIC0 (procesamiento que
debe cambiar sustancialmente el estado de la operación, como la detección de una condición de parada durante la comunicación) es
necesario.
En la siguiente explicación, se supone que el código de extensión no es compatible con la comunicación de datos. Eso
también se supone que el servicio de interrupción INTIIC0 solo realiza el procesamiento de transición de estado y que
La comunicación de datos se realiza mediante el procesamiento principal.
INTIIC0 Bandera
Servicio de interrupción
Ajuste
IIC0 Procesamiento principal
Datos
Ajuste
Por lo tanto, el procesamiento de la comunicación de datos se realiza preparando los siguientes tres indicadores y pasando
ellos al procesamiento principal en lugar de INTIIC0.
<1> Indicador de modo de comunicación

Esta bandera indica los siguientes dos estados de comunicación.
• Modo claro: Estado en el que no se realiza la comunicación de datos
• Modo de comunicación: estado en el que se realiza la comunicación de datos (desde la detección de dirección válida
para detener la detección de condición, no hay detección de ACK del maestro, dirección
discordancia)
<2> Bandera lista

Este indicador indica que la comunicación de datos está habilitada. Su función es la misma que la interrupción INTIIC0.
para la comunicación de datos ordinaria Este indicador se establece mediante el servicio de interrupción y se borra por el principal
Procesando. Borre este indicador interrumpiendo el servicio cuando se inicia la comunicación. Sin embargo, la bandera de listo
no se establece mediante el servicio de interrupción cuando se transmiten los primeros datos. Por lo tanto, se transmiten los primeros datos.
sin que se borre la bandera (una coincidencia de dirección se interpreta como una solicitud para los siguientes datos).
<3> Bandera de dirección de comunicación

Esta bandera indica la dirección de la comunicación. Su valor es el mismo que TRC0.
Página 24
El procesamiento principal de la operación esclava se explica a continuación.

Inicie la interfaz serie IIC0 y espere hasta que se habilite la comunicación. Cuando la comunicación está habilitada, ejecute
comunicación mediante el uso del indicador de modo de comunicación y el indicador de listo (procesamiento de la condición de detención y
La condición de inicio se realiza mediante una interrupción. Aquí, verifique el estado utilizando las banderas).
La operación de transmisión se repite hasta que el maestro ya no devuelve ACK. Si ACK no se devuelve desde
maestro, la comunicación se ha completado.
Para la recepción, se recibe la cantidad necesaria de datos. Cuando se completa la comunicación, ACK no es
devuelto como el siguiente dato. Después de eso, el maestro genera una condición de detención o reinicio. Salir de la
El estado de comunicación ocurre de esta manera.
Figura 16-25. Diagrama de flujo de la operación esclava (1)
COMIENZO
IICX0 ← 0XH
IICCL0 ← XXH
Ajuste inicial
IICF0 ← 0XH
Establecer IICRSV
IICC0 ← XXH
ACKE0 = WTIM0 = 1
SPIE0 = 0, IICE0 = 1
No
Comunicación
bandera de modo = 1?
si
No
Comunicación
bandera de dirección = 1?
si
Empieza
WREL0 = 1 recepción.
Empieza
Redacción IIC0
transmisión.
No
Comunicación
bandera de modo = 1?
No
Comunicación
bandera de modo = 1? si
si No
Comunicación
No bandera de dirección = 1?
Comunicación
bandera de dirección = 1?
si
si No
¿Listo bandera = 1?
No
¿Listo bandera = 1?
Procesamiento de la comunicación si
si
Lectura IIC0
Bandera lista de compensación
Bandera lista de compensación

si
ACKD0 = 1?
No
Comunicación clara
bandera de modo
WREL0 = 1
Observación Conforme a las especificaciones del producto que se encuentra en comunicación, con respecto a la transmisión y
formatos de recepción
Página 25
A continuación se explica un ejemplo del procedimiento de procesamiento del esclavo con la interrupción INTIIC0 (procesamiento
se realiza suponiendo que no se utiliza ningún código de extensión). La interrupción INTIIC0 verifica el estado y el
Se realizan las siguientes operaciones.
<1> La comunicación se detiene si se emite la condición de detención.

<2> Si se emite la condición de inicio, se verifica la dirección y se completa la comunicación si la dirección
no coincide. Si la dirección coincide, se establece el modo de comunicación, se cancela la espera y
el procesamiento regresa de la interrupción (se borra la bandera de listo).
<3> Para la transmisión / recepción de datos, solo se establece el indicador de listo. Procesando retornos de la interrupción con el bus I C 2
restante en el estado de espera.
El comentario <1> a <3> anterior corresponde a <1> a <3> en la Figura 16-26 Diagrama de flujo de operación del esclavo (2) .
Figura 16-26. Diagrama de flujo de la operación esclava (2)
INTIIC0 generado
si <1>
SPD0 = 1?
No
si <2>
STD0 = 1?
No No
COI0 = 1?
<3>
si
Establecer bandera preparada
Bandera de dirección de comunicación

← TRC0 Dirección de comunicación clara
bandera, bandera lista y
Establecer el indicador de modo de comunicación bandera de modo de comunicación
Bandera lista clara
Servicio de interrupción completado
Page 26
16.5.17 Tiempo de ocurrencia de solicitud de interrupción I C (INTIIC0)

2
El tiempo de transmisión o recepción de datos y la generación de la señal de solicitud de interrupción INTIIC0, y el valor de
El registro IICS0 cuando se genera la señal INTIIC0 se muestra a continuación.
Observación ST: Condición de inicio

AD6 a AD0: Dirección
R / W: Especificación de dirección de transferencia
ACK: Reconocer
D7 a D0: datos
SP: Condición de parada
Página 27
(1) Operación del dispositivo maestro
(a) Inicio ~ Dirección ~ Datos ~ Datos ~ Detener (transmisión / recepción)
(i) Cuando WTIM0 = 0
SPT0 = 1
↓
ST AD6 a AD0 R / W ACK D7 a D0 ACK D7 a D0 ACK SP
1 2 3 44 55
1: IICS0 = 1000 × 110B

2: IICS0 = 1000 × 000B
3: IICS0 = 1000 × 000B (establece WTIM0 en 1) Nota
4: IICS0 = 1000 ×font> 00B (establece SPT0 en 1) Nota
5: IICS0 = 00000001B
Nota Para generar una condición de detención, establezca WTIM0 en 1 y cambie el tiempo para generar la interrupción INTIIC0
señal de solicitud
Observación : Siempre generado

: Generado solo cuando SPIE0 = 1
×: no me importa
(ii) Cuando WTIM0 = 1
SPT0 = 1
↓
1 2 3 44
1: IICS0 = 1000 × 110B
2: IICS0 = 1000 × 100B

3: IICS0 = 1000 ×font> 00B (establece SPT0 en 1)
4: IICS0 = 00000001B

×: no me importa
Página 28
(b) Inicio ~ Dirección ~ Datos ~ Inicio ~ Dirección ~ Datos ~ Parar (reiniciar)
STT0 = 1 SPT0 = 1
↓ ↓
ST AD6 a AD0 R / W ACK D7 a D0 ACK ST AD6 a AD0 R/W ACK D7 a D0 ACK SP
1 2 3 44 55 66 77
1: IICS0 = 1000 × 110B

2: IICS0 = 1000 × 000B (Establece WTIM0 en 1) Nota 1
3: IICS0 = 1000 ×font> 00B (Borra WTIM0 a 0 Nota 2 , establece STT0 a 1)

4: IICS0 = 1000 × 110B
5: IICS0 = 1000 × 000B (Establece WTIM0 en 1) Nota 3

7: IICS0 = 00000001B
Notas 1. Para generar una condición de inicio, establezca WTIM0 en 1 y cambie el tiempo para generar el INTIIC0
interrumpir la señal de solicitud.
2. Borre WTIM0 a 0 para restaurar la configuración original.
3. Para generar una condición de parada, establezca WTIM0 en 1 y cambie el tiempo para generar el INTIIC0
interrumpir la señal de solicitud.

×: no me importa
STT0 = 1 SPT0 = 1
↓ ↓
1 2 3 44 55
1: IICS0 = 1000 × 110B
2: IICS0 = 1000 ×font> 00B (establece STT0 en 1)

3: IICS0 = 1000 × 110B
5: IICS0 = 00000001B

×: no me importa
Página 29
(c) Inicio ~ Código ~ Datos ~ Datos ~ Detener (transmisión de código de extensión)
SPT0 = 1
↓
1 2 3 44 55
1: IICS0 = 1010 × 110B

2: IICS0 = 1010 × 000B
3: IICS0 = 1010 × 000B (Establece WTIM0 en 1) Nota
5: IICS0 = 00000001B
Nota Para generar una condición de detención, establezca WTIM0 en 1 y cambie el tiempo para generar la interrupción INTIIC0
señal de solicitud

×: no me importa
SPT0 = 1
↓
1 2 3 44
1: IICS0 = 1010 × 110B

2: IICS0 = 1010 × 100B
4: IICS0 = 00001001B

×: no me importa
Página 30
(2) Operación del dispositivo esclavo (recepción de datos de dirección esclava)
(a) Inicio ~ Dirección ~ Datos ~ Datos ~ Detener
1 2 3 44
1: IICS0 = 0001 × 110B
2: IICS0 = 0001 × 000B

3: IICS0 = 0001 × 000B
4: IICS0 = 00000001B

×: no me importa
1 2 3 44
1: IICS0 = 0001 × 110B
2: IICS0 = 0001 × 100B
3: IICS0 = 0001 ×font> 00B
4: IICS0 = 00000001B

×: no me importa
Page 31
(b) Inicio ~ Dirección ~ Datos ~ Inicio ~ Dirección ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después de reiniciar, coincide con SVA0)
1 2 3 44 55
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 × 000B
3: IICS0 = 0001 × 110B
4: IICS0 = 0001 × 000B
5: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después de reiniciar, coincide con SVA0)
1 2 3 44 55
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 ×font> 00B
3: IICS0 = 0001 × 110B
4: IICS0 = 0001 ×font> 00B
5: IICS0 = 00000001B

×: no me importa
Página 32
(c) Inicio ~ Dirección ~ Datos ~ Inicio ~ Código ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después del reinicio, no coincide con la dirección (= código de extensión))
1 2 3 44 55
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 × 000B
3: IICS0 = 0010 × 010B
4: IICS0 = 0010 × 000B
5: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después del reinicio, no coincide con la dirección (= código de extensión))
1 2 3 44 55 66
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 ×font> 00B
3: IICS0 = 0010 × 010B
4: IICS0 = 0010 × 110B
5: IICS0 = 0010 ×font> 00B
6: IICS0 = 00000001B

×: no me importa
Page 33 CAPÍTULO 16 INTERFAZ SERIE IIC0
(d) Inicio ~ Dirección ~ Datos ~ Inicio ~ Dirección ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después del reinicio, no coincide con la dirección (= no código de extensión))
1 2 3 44
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 × 000B
3: IICS0 = 00000110B
4: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después del reinicio, no coincide con la dirección (= no código de extensión))
1 2 3 44
1: IICS0 = 0001 × 110B

2: IICS0 = 0001 ×font> 00B
3: IICS0 = 00000110B
4: IICS0 = 00000001B

×: no me importa
34
(3) Operación del dispositivo esclavo (al recibir el código de extensión)

El dispositivo siempre participa en la comunicación cuando recibe un código de extensión.
(a) Inicio ~ Código ~ Datos ~ Datos ~ Detener
1 2 3 44
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 000B
3: IICS0 = 0010 × 000B
4: IICS0 = 00000001B

×: no me importa
1 2 3 44 55
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 110B
3: IICS0 = 0010 × 100B
4: IICS0 = 0010 ×font> 00B
5: IICS0 = 00000001B

×: no me importa
Página 35
(b) Inicio ~ Código ~ Datos ~ Inicio ~ Dirección ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después de reiniciar, coincide con SVA0)
1 2 3 44 55
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 000B
3: IICS0 = 0001 × 110B
4: IICS0 = 0001 × 000B
5: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después de reiniciar, coincide con SVA0)
1 2 3 44 55 66
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 110B
3: IICS0 = 0010 ×font> 00B
4: IICS0 = 0001 × 110B
5: IICS0 = 0001 ×font> 00B
6: IICS0 = 00000001B

×: no me importa
Page 36
(c) Inicio ~ Código ~ Datos ~ Inicio ~ Código ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después del reinicio, recepción del código de extensión)
1 2 3 44 55
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 000B
3: IICS0 = 0010 × 010B
4: IICS0 = 0010 × 000B

5: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después del reinicio, recepción del código de extensión)
1 2 3 44 55 66 77
1: IICS0 = 0010 × 010B

2: IICS0 = 0010 × 110B
3: IICS0 = 0010 ×font> 00B

4: IICS0 = 0010 × 010B
5: IICS0 = 0010 × 110B
6: IICS0 = 0010 ×font> 00B

7: IICS0 = 00000001B

×: no me importa
Page 37
(d) Inicio ~ Código ~ Datos ~ Inicio ~ Dirección ~ Datos ~ Parar
(i) Cuando WTIM0 = 0 (después del reinicio, no coincide con la dirección (= no código de extensión))
1 2 3 44
1: IICS0 = 00100010B
2: IICS0 = 00100000B
3: IICS0 = 00000110B
4: IICS0 = 00000001B

×: no me importa
(ii) Cuando WTIM0 = 1 (después del reinicio, no coincide con la dirección (= no código de extensión))
1 2 3 44 55
1: IICS0 = 00100010B
2: IICS0 = 00100110B
3: IICS0 = 00100 × 00B
4: IICS0 = 00000110B
5: IICS0 = 00000001B

×: no me importa
38
(4) Operación sin comunicación
(a) Inicio ~ Código ~ Datos ~ Datos ~ Detener
1: IICS0 = 00000001B
Observación : Generado solo cuando SPIE0 = 1
(5) Operación de pérdida de arbitraje (operación como esclavo después de la pérdida de arbitraje)
Cuando el dispositivo se usa como maestro en un sistema multimaestro, lea el bit MSTS0 cada vez que solicite una interrupción
se ha producido la señal INTIIC0 para verificar el resultado del arbitraje.
(a) Cuando se produce una pérdida de arbitraje durante la transmisión de datos de la dirección del esclavo
1 2 3 44
1: IICS0 = 0101 × 110B
2: IICS0 = 0001 × 000B

3: IICS0 = 0001 × 000B
4: IICS0 = 00000001B

×: no me importa
Página 39
1 2 3 44
1: IICS0 = 0101 × 110B
2: IICS0 = 0001 × 100B
3: IICS0 = 0001 ×font> 00B
4: IICS0 = 00000001B

×: no me importa
(b) Cuando se produce una pérdida de arbitraje durante la transmisión del código de extensión
1 2 3 44
1: IICS0 = 0110 × 010B

2: IICS0 = 0010 × 000B
3: IICS0 = 0010 × 000B
4: IICS0 = 00000001B

×: no me importa
Page 40
1 2 3 44 55
1: IICS0 = 0110 × 010B

2: IICS0 = 0010 × 110B
3: IICS0 = 0010 × 100B
4: IICS0 = 0010 ×font> 00B
5: IICS0 = 00000001B

×: no me importa
(6) Operación cuando ocurre la pérdida de arbitraje (no hay comunicación después de la pérdida de arbitraje)
Cuando el dispositivo se usa como maestro en un sistema multimaestro, lea el bit MSTS0 cada vez que solicite una interrupción
se ha producido la señal INTIIC0 para verificar el resultado del arbitraje.
(a) Cuando se produce una pérdida de arbitraje durante la transmisión de datos de la dirección del esclavo (cuando WTIM0 = 1)
1 2
1: IICS0 = 01000110B
2: IICS0 = 00000001B

Page 41
(b) Cuando se produce una pérdida de arbitraje durante la transmisión del código de extensión
1 2
1: IICS0 = 0110 × 010B

Establece LREL0 = 1 por software
2: IICS0 = 00000001B

×: no me importa
(c) Cuando se produce una pérdida de arbitraje durante la transmisión de datos
1 2 3
1: IICS0 = 10001110B
2: IICS0 = 01000000B
3: IICS0 = 00000001B

Page 42
1 2 3
1: IICS0 = 10001110B
2: IICS0 = 01000100B
3: IICS0 = 00000001B
(d) Cuando se produce una pérdida debido a la condición de reinicio durante la transferencia de datos
(i) No es un código de extensión (Ejemplo: no coincide con SVA0)
ST AD6 a AD0 R / W ACK D7 a Dn ST AD6 a AD0 R/W ACK D7 a D0 ACK SP
1 2 3
1: IICS0 = 1000 × 110B

2: IICS0 = 01000110B
3: IICS0 = 00000001B

×: no me importa
n=6a0
Page 43
(ii) Código de extensión
ST AD6 a AD0 R / W ACK D7 a Dn ST AD6 a AD0 R/W ACK D7 a D0 ACK SP
1 2 3
1: IICS0 = 1000 × 110B

2: IICS0 = 01100010B
Establece LREL0 = 1 por software

3: IICS0 = 00000001B

×: no me importa
n=6a0
(e) Cuando se produce una pérdida debido a la condición de parada durante la transferencia de datos
ST AD6 a AD0 R / W ACK D7 a Dn SP
1 2
1: IICS0 = 10000110B
2: IICS0 = 01000001B

×: no me importa
n=6a0
Page 44
(f) Cuando se produce una pérdida de arbitraje debido a datos de bajo nivel al intentar generar una condición de reinicio
STT0 = 1
↓
ST AD6 a AD0 R / W ACK D7 a D0 ACK D7 a D0 ACK D7 a D0 ACK SP
1 2 3 44 55
1: IICS0 = 1000 × 110B

2: IICS0 = 1000 × 000B (establece WTIM0 en 1)
3: IICS0 = 1000 × 100B (Borra WTIM0 a 0)
4: IICS0 = 01000000B
5: IICS0 = 00000001B

×: no me importa
STT0 = 1
↓
1 2 3 44
1: IICS0 = 1000 × 110B

2: IICS0 = 1000 × 100B (establece STT0 en 1)
3: IICS0 = 01000100B
4: IICS0 = 00000001B

×: no me importa
Página 45
(g) Cuando se produce una pérdida de arbitraje debido a una condición de detención al intentar generar un reinicio
condición
STT0 = 1
↓
ST AD6 a AD0 R / W ACK D7 a D0 ACK SP
1 2 3 44
1: IICS0 = 1000 × 110B

4: IICS0 = 01000001B

×: no me importa
STT0 = 1
↓
ST AD6 a AD0 R / W ACK D7 a D0 ACK SP
1 2 3
1: IICS0 = 1000 × 110B

3: IICS0 = 01000001B

×: no me importa
Página 46
(h) Cuando se produce una pérdida de arbitraje debido a datos de bajo nivel al intentar generar una condición de detención
SPT0 = 1
↓
1 2 3 44 55
1: IICS0 = 1000 × 110B

3: IICS0 = 1000 × 100B (Borra WTIM0 a 0)
4: IICS0 = 01000100B
5: IICS0 = 00000001B

×: no me importa
SPT0 = 1
↓
1 2 3 44
1: IICS0 = 1000 × 110B

2: IICS0 = 1000 × 100B (establece SPT0 en 1)
3: IICS0 = 01000100B
4: IICS0 = 00000001B

×: no me importa
Page 47
16.6 Gráficos de tiempo
Cuando se utiliza el modo de bus I C, el dispositivo maestro emite una dirección a través del bus serie para seleccionar uno de varios
2
dispositivos esclavos como su compañero de comunicación.

Después de enviar la dirección esclava, el dispositivo maestro transmite el bit TRC0 (bit 3 del registro de estado IIC 0 (IICS0)),
que especifica la dirección de transferencia de datos y luego inicia la comunicación en serie con el dispositivo esclavo.
Las Figuras 16-27 y 16-28 muestran gráficos de tiempo de la comunicación de datos.
La operación de desplazamiento del registro de desplazamiento IIC 0 (IIC0) se sincroniza con el flanco descendente del reloj serie (SCL0). los
Los datos de transmisión se transfieren al pestillo SO0 y se emiten (MSB primero) a través del pin SDA0.
La entrada de datos a través del pin SDA0 se captura en IIC0 en el borde ascendente de SCL0.
48
Figura 16-27. Ejemplo de comunicación maestro a esclavo

(Cuando se selecciona 9-Clock Wait para Master y Slave) (1/3)
(1) Condición de inicio ~ dirección
Procesamiento por dispositivo maestro
IIC0 IIC0 ← dirección IIC0 ← datos
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0
STT0
SPT0 L
WREL0 L
INTIIC0
TRC0 H Transmitir
SCL0 1 2 3 44 55 66 77 8 99 1 2 3 44
SDA0 AD6 AD5 AD4 AD3 AD2 AD1 AD0 W ACK D7 D6 D5 D4
Condición de inicio
Procesamiento por dispositivo esclavo
IIC0 IIC0 ← FFH Nota
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0 Nota
INTIIC0
(Cuando EXC0 = 1)
TRC0 L Recibir
Nota Para cancelar la espera del esclavo, escriba "FFH" en IIC0 o configure WREL0.
Página 49

(2) Datos
IIC0 IIC0 ← datos IIC0 ← datos
ACKD0
STD0 L
SPD0 L
WTIM0 H
ACKE0 H
MSTS0 H
STT0 L
SPT0 L
WREL0 L
INTIIC0
TRC0 H Transmitir
SCL0 8 99 1 2 3 44 55 66 77 8 99 1 2 3
SDA0 D0 ACK D7 D6 D5 D4 D3 D2 D1 D0 ACK D7 D6 D5
IIC0 IIC0 ← FFH Nota IIC0 ← FFH Nota
ACKD0
STD0 L
SPD0 L
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0 Nota Nota
INTIIC0
TRC0 L Recibir
Página 50

(3) Condición de parada
IIC0 IIC0 ← datos IIC0 ← dirección
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0
STT0
SPT0
WREL0 L
INTIIC0
(Cuando SPIE0 = 1)
TRC0 H Transmitir
SCL0 1 2 3 44 55 66 77 8 99 1 2
SDA0 D7 D6 D5 D4 D3 D2 D1 D0 ACK AD6 AD5
Detener comienzo
IIC0 IIC0 ← FFH Nota IIC0 ← Nota FFH
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0 Nota Nota
INTIIC0
(Cuando SPIE0 = 1)
TRC0 L Recibir
51
Figura 16-28. Ejemplo de comunicación esclavo a maestro

(Cuando se selecciona Espera de 8 relojes para Maestro, Espera de 9 relojes para Esclavo) (1/3)
(1) Condición de inicio ~ dirección
IIC0 IIC0 ← dirección IIC0 ← FFH Nota
ACKD0
STD0
SPD0
WTIM0 L
ACKE0 H
MSTS0
STT0
SPT0 L
WREL0 Nota
INTIIC0
TRC0
SCL0 1 2 3 44 55 66 77 8 99 1 2 3 44 55 66
SDA0 AD6 AD5 AD4 AD3 AD2 AD1 AD0 R ACK D7 D6 D5 D4 D3 D2
Condición de inicio
IIC0 IIC0 ← datos
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0 L
INTIIC0
TRC0
Nota Para cancelar la espera maestra, escriba "FFH" en IIC0 o configure WREL0.
Page 52

(Cuando se selecciona Espera de 8 relojes para Maestro, Espera de 9 relojes para Esclavo) (2/3)
(2) Datos
IIC0 IIC0 ← Nota FFH IIC0 ← Nota FFH
ACKD0
STD0 L
SPD0 L
WTIM0 L
ACKE0 H
MSTS0 H
STT0 L
SPT0 L
WREL0 Nota Nota
INTIIC0
TRC0 L Recibir
SCL0 8 99 1 2 3 44 55 66 77 8 99 1 2 3
SDA0 D0 ACK D7 D6 D5 D4 D3 D2 D1 D0 ACK D7 D6 D5
IIC0 IIC0 ← datos IIC0 ← datos
ACKD0
STD0 L
SPD0 L
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0 L
INTIIC0
TRC0 H Transmitir
Page 53

(Cuando se selecciona Espera de 8 y 9 relojes para Maestro, Espera de 9 relojes para Esclavo) (3/3)
(3) Condición de parada

IIC0 ← dirección
IIC0 IIC0 ← Nota FFH
ACKD0
STD0
SPD0
WTIM0
ACKE0
MSTS0
STT0
SPT0
WREL0 Nota
INTIIC0
(Cuando SPIE0 = 1)
TRC0
SCL0 1 2 3 44 55 66 77 8 99 1
SDA0 D7 D6 D5 D4 D3 D2 D1 D0 NACK AD6
Detener comienzo
IIC0 IIC0 ← datos
ACKD0
STD0
SPD0
WTIM0 H
ACKE0 H
MSTS0 L
STT0 L
SPT0 L
WREL0
INTIIC0
(Cuando SPIE0 = 1)
TRC0
Page 54
CAPÍTULO 17 MULTIPLICADOR / DIVISOR ( μ PD78F0514, 78F0515 Y 78F0515D SOLAMENTE)
Solo para el μ PD78F0514, 78F0515 y 78F0515D, se proporciona el multiplicador / divisor.
<R> Precaución No utilice la interfaz serial IIC0 y el multiplicador / divisor simultáneamente, porque varias banderas
correspondientes a las fuentes de solicitud de interrupción se comparten entre la interfaz serial IIC0 y el
multiplicador / divisor.
17.1 Funciones del multiplicador / divisor
El multiplicador / divisor tiene las siguientes funciones.
• 16 bits × 16 bits = 32 bits (multiplicación)

• 32 bits ÷ 16 bits = 32 bits, resto de 16 bits (división)
17.2 Configuración del multiplicador / divisor
El multiplicador / divisor incluye el siguiente hardware.
Tabla 17-1. Configuración de multiplicador / divisor
Articulo Configuración
Registros Registro de datos restantes 0 (SDR0)

Registros de datos de multiplicación / división A0 (MDA0H, MDA0L)
Multiplicación / división de registros de datos B0 (MDB0)
Registro de control Registro de control multiplicador / divisor 0 (DMUC0)
La figura 17-1 muestra el diagrama de bloques del multiplicador / divisor.
Página 55
454
<R> Figura 17-1. Diagrama de bloques del multiplicador / divisor
Bus interno
Control multiplicador / divisor

registrarse 0 (DMUC0)
Registro de datos de multiplicación / división B0 Registro de datos restantes 0 Registro de datos de multiplicación / división A0 DMUSEL0 DMUE
(MDB0 (MDB0H + MDB0L)) (SDR0 (SDR0H + SDR0L)) (MDA0H (MDA0HH + MDA0HL) + MDA0L (MDA0LH + MDA0LL))
comienzo
MDA000 INTDMU
Claro
6 bits f PRS
Manual de usuario U1 Controlador Controlador mostrador
7336EJ5V0UD
17 bits
sumador
Controlador
Page 56
(1) Registro de datos restantes 0 (SDR0)

SDR0 es un registro de 16 bits que almacena el resto. Este registro almacena 0 en el modo de multiplicación y el
El resto de una operación da como resultado el modo de división.
SDR0 puede leerse mediante una instrucción de manipulación de memoria de 8 bits o 16 bits.
La generación de señal de reinicio establece SDR0 en 0000H.
Figura 17-2. Formato del registro de datos restantes 0 (SDR0)
Dirección: FF60H, FF61H Después del restablecimiento: 0000H R
Símbolo FF61H (SDR0H) FF60H (SDR0L)
SDR0 DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG DEG
015 014 013 012 011 010 009 008 007 006 005 004 003 002 001 000
Precauciones 1. El valor leído de SDR0 durante el procesamiento de la operación (mientras que el bit 7 (DMUE) de
El registro de control del multiplicador / divisor 0 (DMUC0) es 1) no está garantizado.
2. SDR0 se restablece cuando se inicia la operación (cuando DMUE se establece en 1).
(2) Registro de datos de multiplicación / división A0 (MDA0H, MDA0L)

MDA0 es un registro de 32 bits que establece un multiplicador A de 16 bits en el modo de multiplicación y un dividendo de 32 bits en el
modo de división, y almacena el resultado de 32 bits de la operación (16 bits superiores: MDA0H, 16 bits inferiores: MDA0L).
Figura 17-3. Formato del registro de datos de multiplicación / división A0 (MDA0H, MDA0L)
Dirección: FF62H, FF63H, FF64H, FF65H Después del reinicio: 0000H, 0000H R / W
Símbolo FF65H (MDA0HH) FF64H (MDA0HL)
MDA0H MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA
031 030 029 028 027 026 025 024 023 022 021 020 019 018 017 016
Símbolo FF63H (MDA0LH) FF62H (MDA0LL)
MDA0L MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA MDA
015 014 013 012 011 010 009 008 007 006 005 004 003 002 001 000
Precauciones 1. MDA0H se borra a 0 cuando se inicia una operación en el modo de multiplicación (cuando
El registro de control del multiplicador / divisor 0 (DMUC0) se establece en 81H).
2. No cambie el valor de MDA0 durante el procesamiento de la operación (mientras que el bit 7 (DMUE) de
El registro de control del multiplicador / divisor 0 (DMUC0) es 1). Incluso en este caso, la operación es
ejecutado, pero el resultado no está definido.
3. No se garantiza el valor leído de MDA0 durante el procesamiento de la operación (mientras DMUE es 1).
57
Las funciones de MDA0 cuando se ejecuta una operación se muestran en la tabla a continuación.
Tabla 17-2. Funciones de MDA0 durante la ejecución de la operación
DMUSEL0 Modo de operación Ajuste Resultado de operación
00 Modo de división Dividendo Resultado de la división (cociente)
1 Modo de multiplicación Superior 16 bits: 0, inferior 16 Resultado de multiplicación

bits: multiplicador A (producto)
Observación DMUSEL0: Bit 0 del registro de control del multiplicador / divisor 0 (DMUC0)
La configuración del registro difiere entre cuando se ejecuta la multiplicación y cuando se ejecuta la división, como
sigue.
• Configuración de registro durante la multiplicación
<Multiplicador A> <Multiplicador B> <Producto>
MDA0 (bits 15 a 0) × MDB0 (bits 15 a 0) = MDA0 (bits 31 a 0)
• Configuración de registro durante la división
<Dividendo> <Divisor> <Cociente> <Resto>

MDA0 (bits 31 a 0) ÷ MDB0 (bits 15 a 0) = MDA0 (bits 31 a 0) ... SDR0 (bits 15 a 0)
MDA0 obtiene el resultado del cálculo tan pronto como se ingresa el reloj, cuando el bit 7 (DMUE) del multiplicador / divisor
el registro de control 0 (DMUC0) se establece en 1.
MDA0H y MDA0L se pueden configurar mediante una instrucción de manipulación de memoria de 8 o 16 bits.
Restablecer generación de señal borra MDA0H y MDA0L a 0000H.
(3) Registro de datos de multiplicación / división B0 (MDB0)

MDB0 es un registro que almacena un multiplicador B de 16 bits en el modo de multiplicación y un divisor de 16 bits en el
modo de división
MDB0 se puede configurar mediante una instrucción de manipulación de memoria de 8 bits o 16 bits.
Restablecer la generación de señal establece MDB0 a 0000H.
Figura 17-4. Formato del registro de datos de multiplicación / división B0 (MDB0)
Dirección: FF66H, FF67H Después del restablecimiento: 0000H R / W
Símbolo FF67H (MDB0H) FF66H (MDB0L)
MDB0 MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB MDB
015 014 013 012 011 010 009 008 007 006 005 004 003 002 001 000
Precauciones 1. No cambie el valor de MDB0 durante el procesamiento de la operación (mientras que el bit 7 (DMUE) de
El registro de control del multiplicador / divisor 0 (DMUC0) es 1). Incluso en este caso, la operación es
ejecutado, pero el resultado no está definido.
2. No borre MDB0 a 0000H en el modo de división. Si se establece, los resultados de operación indefinidos son
almacenado en MDA0 y SDR0.
58
17.3 Multiplicador / divisor de control de registro
El multiplicador / divisor se controla mediante el registro de control del multiplicador / divisor 0 (DMUC0).
(1) Registro de control multiplicador / divisor 0 (DMUC0)

DMUC0 es un registro de 8 bits que controla el funcionamiento del multiplicador / divisor.
DMUC0 puede establecerse mediante una instrucción de manipulación de memoria de 1 bit u 8 bits.
La generación de señal de reinicio establece DMUC0 a 00H.
Figura 17-5. Formato del registro de control del multiplicador / divisor 0 (DMUC0)
Dirección: FF68H Después de reiniciar: 00H R / W
Símbolo <7> 66 55 44 3 2 1 00
DMUC0 DMUE 00 00 00 00 00 00 DMUSEL0
DMUE Note Operación inicio / parada
00 Detiene la operación
1 Inicia operación
DMUSEL0 Selección del modo de operación (multiplicación / división)
00 Modo de división
1 Modo de multiplicación
Nota Cuando DMUE se establece en 1, se inicia la operación. DMUE se borra automáticamente a 0 después de que la operación es
completar.
Precauciones 1. Si DMUE se borra a 0 durante el procesamiento de la operación (cuando DMUE es 1), el resultado de la operación
No esta garantizado. Si la operación se completa mientras se está ejecutando la instrucción de borrado
ejecutado, el resultado de la operación está garantizado, siempre que se establezca el indicador de interrupción.
2. No cambie el valor de DMUSEL0 durante el procesamiento de la operación (mientras DMUE es 1). Si esto es
Los resultados de operación modificados e indefinidos se almacenan en el registro de datos de multiplicación / división A0
(MDA0) y el resto del registro de datos 0 (SDR0).
3. Si DMUE se borra a 0 durante el procesamiento de la operación (mientras DMUE es 1), la operación
el procesamiento se detiene. Para ejecutar la operación nuevamente, configure los datos de multiplicación / división
registro A0 (MDA0), registro de datos de multiplicación / división B0 (MDB0) y multiplicador / divisor
registre el registro 0 (DMUC0) e inicie la operación (estableciendo DMUE en 1).
Page 59
17.4 Operaciones de multiplicador / divisor
17.4.1 Operación de multiplicación
• Ajuste inicial
1. Configure los datos de operación en el registro de datos de multiplicación / división A0L (MDA0L) y el registro de datos de multiplicación / división
B0 (MDB0).
2. Establezca los bits 0 (DMUSEL0) y 7 (DMUE) del registro de control del multiplicador / divisor 0 (DMUC0) en 1. La operación comenzará.
• Durante la operación
<R> 3. La operación se completará cuando se hayan emitido 16 relojes de hardware periférico (f PRS ) después del inicio de
la operación (los datos intermedios se almacenan en los registros MDA0L y MDA0H durante la operación, y por lo tanto
los valores leídos de estos registros no están garantizados).
• Fin de la operación.
4. Los datos del resultado de la operación se almacenan en los registros MDA0L y MDA0H.
5. DMUE se borra a 0 (fin de la operación).
6. Después de la operación, se genera una señal de solicitud de interrupción (INTDMU).
• Próxima operación
7. Para ejecutar la multiplicación a continuación, comience desde la configuración inicial en 17.4.1 Operación de multiplicación .
8. Para ejecutar la división a continuación, comience desde la configuración inicial en 17.4.2 Operación de división .
60
<R> Figura 17-6. Tabla de tiempos de operación de multiplicación (00DAH × 0093H)
f PRS
DMUE
DMUSEL0
Reloj U1
Manual de usuario interno
Mostrador 00 1 2 3 44 55 66 77 8 99 UNA si C re mi F 10 00
SDR0 XXXX 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000
7336EJ5V0UD
XXXX XXXX 0000 0000 0049 0024 005B 0077 003B 0067 007D 003E 001F 000F 0007 0003 0001 0000 0000
MDA0 XXXX 00DA 00DA 006D 8036 C01B E00D 7006 B803 5C01 2E00 9700 4B80 A5C0 D2E0 E970 F4B8 FA5C 7D2E
MDB0 XXXX 0093
INTDMU
459
Página 61
17.4.2 Operación de división
• Ajuste inicial
1. Establezca los datos de operación en el registro de datos de multiplicación / división A0 (MDA0L y MDA0H) y multiplicación / división
registro de datos B0 (MDB0).
2. Establezca los bits 0 (DMUSEL0) y 7 (DMUE) del registro de control del multiplicador / divisor 0 (DMUC0) en 0 y 1, respectivamente.
La operación comenzará.
• Durante la operación
<R> 3. La operación se completará cuando se hayan emitido 32 relojes de hardware periférico (f PRS ) después del inicio de
la operación (los datos intermedios se almacenan en los registros MDA0L y MDA0H y el registro de datos restantes 0
(SDR0) durante la operación y, por lo tanto, no se garantizan los valores de lectura de estos registros).
• Fin de la operación.
4. Los datos del resultado se almacenan en los registros MDA0L, MDA0H y SDR0.
5. DMUE se borra a 0 (fin de la operación).
6. Después de la operación, se genera una señal de solicitud de interrupción (INTDMU).
• Próxima operación
7. Para ejecutar la multiplicación a continuación, comience desde la configuración inicial en 17.4.1 Operación de multiplicación .
8. Para ejecutar la división a continuación, comience desde la configuración inicial en 17.4.2 Operación de división .
Page 62
<R> Figura 17-7. Tabla de tiempo de operación de división (DCBA2586H ÷ 0018H)
f PRS
DMUE
DMUSEL0 "0"
Reloj interno
Manual de usuario U1
Mostrador 00 1 2 3 44 55 66 77 8 19 1A 1B 1C 1D 1E 1F 20 00
SDR0 XXXX 0000 0001 0003 0006 000D 0003 0007 000E 0004 000B 0016 0014 0010 0008 0011 000B 0016
7336EJ5V0UD
XXXX DCBA B974 72E8 E5D1 CBA2 9744 2E89 5D12 BA25 0C12 1824 3049 6093 C126 824C 0499 0932
MDA0 XXXX 2586 4B0C 9618 2C30 5860 B0C1 6182 C304 8609 64D8 C9B0 9361 26C3 4D87 9B0E 361D 6C3A
MDB0 XXXX 0018
INTDMU
461
Page 63
CAPÍTULO 18 FUNCIONES DE INTERRUPCIÓN
18.1 Tipos de funciones de interrupción
Se utilizan los siguientes dos tipos de funciones de interrupción.
(1) interrupciones enmascarables

Estas interrupciones se someten a control de máscara. Las interrupciones enmascarables se pueden dividir en un grupo de alta prioridad de interrupción
y un grupo de baja prioridad de interrupción configurando los registros de bandera de especificación de prioridad (PR0L, PR0H, PR1L, PR1H).
El servicio de interrupción múltiple se puede aplicar a las interrupciones de baja prioridad cuando se generan interrupciones de alta prioridad. Si
dos o más solicitudes de interrupción, cada una con la misma prioridad, se generan simultáneamente, luego son
procesados de acuerdo con la prioridad del servicio de interrupción vectorial. Para el orden de prioridad, consulte la Tabla 18-1 .
Se genera una señal de liberación en espera y se liberan los modos STOP y HALT.
Las solicitudes de interrupción externa y las solicitudes de interrupción interna se proporcionan como interrupciones enmascarables.
<R> • Productos de 38 y 44 pines Externo: 7, Interno: 16
• productos de 48 pines Externo: 8, interno: 16
(2) interrupción de software
Esta es una interrupción vectorial generada al ejecutar la instrucción BRK. Se reconoce incluso cuando interrumpe
se desactivan. La interrupción del software no se somete a un control de prioridad de interrupción.
18.2 Fuentes de interrupción y configuración
<R> Los productos 78K0 / KC2 tienen un total de 24 fuentes de interrupción en los productos de 38 pines y 44 pines, 25 fuentes de interrupción
en los productos de 48 pines, incluidas las interrupciones enmascarables y las interrupciones de software. Además, también tienen hasta cuatro
restablecer fuentes (ver Tabla 18-1 ).
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Tabla 18-1. Lista de fuentes de interrupción (1/2)
Interrumpir Defecto Fuente de interrupción Interno/ Vector Básico
Tipo Nota de prioridad 1 Externo Mesa Configuración

Nombre Desencadenar
Habla a Nota de tipo 2
Enmascarable 00 INTLVI Detección de bajo voltaje Nota 3 Interno 0004H (UNA)
1 INTP0 Detección de borde de entrada de pin Externo 0006H (SI)
2 INTP1 0008H
3 INTP2 000AH
44 INTP3 000CH
55 INTP4 000EH
66 INTP5 0010H
77 INTSRE6 Generación de error de recepción UART6 Interno 0012H (UNA)
8 INTSR6 Fin de la recepción UART6 0014H
99 INTST6 Fin de la transmisión UART6 0016H
10 INTCSI10 / Fin de la comunicación CSI10 / fin de UART0 0018H

INTST0 transmisión
11 INTTMH1 Partido entre TMH1 y CMP01 001AH
(cuando se especifica el registro de comparación)
12 INTTMH0 Partido entre TMH0 y CMP00 001CH

13 INTTM50 Partido entre TM50 y CR50 001EH

14 INTTM000 Partido entre TM00 y CR000 0020H

(cuando se especifica el registro de comparación),
Detección de borde válida de pin TI010

(cuando se especifica el registro de captura)
15 INTTM010 Partido entre TM00 y CR010 0022H

(cuando se especifica el registro de comparación),
TI000 pin detección de borde válido
(cuando se especifica el registro de captura)
dieciséis INTAD Fin de la conversión A / D 0024H
17 INTSR0 Fin de la recepción UART0 o error de recepción 0026H
Generacion
18 años INTWTI Ver señal de intervalo de tiempo de referencia del temporizador 0028H
19 INTTM51 Nota 4 Partido entre TM51 y CR51 002AH

20 INTKR Detección de interrupción clave Externo 002CH (C)
21 INTWT Ver desbordamiento del temporizador Interno 002EH (UNA)
22 INTP6 Nota 5 Detección de borde de entrada de pin Externo 0030H (SI)
Notas 1. La prioridad predeterminada determina la secuencia de procesamiento de interrupciones vectorizadas si dos o más enmascarados
Las interrupciones ocurren simultáneamente. Cero indica la prioridad más alta y 23 indica la prioridad más baja.
2. Los tipos de configuración básica (A) a (D) corresponden a (A) a (D) en la Figura 18-1.
3. Cuando el bit 1 (LVIMD) del registro de detección de bajo voltaje (LVIM) se borra a 0.
<R> 4. Cuando el temporizador / contador de eventos 51 de 8 bits se usa en el modo generador de portadora, se genera una interrupción al
el momento en que se genera la señal INTTM5H1 (consulte la Figura 8-13 Tiempo de transferencia ).
5. La fuente de interrupción INTP6 solo está disponible en los productos de 48 pines.
Página 65
Tabla 18-1. Lista de fuentes de interrupción (2/2)
Interrumpir Defecto Fuente de interrupción Interno/ Vector Básico

Tipo Nota de prioridad 1 Externo Mesa Configuración
Nombre Desencadenar
Habla a Nota de tipo 2
Enmascarable 23 INTIIC0 / Fin de la comunicación IIC0 / fin de Interno 0034H (UNA)

INTDMU Nota 3 operación de multiplicar / dividir
Software - BRK Ejecución de instrucciones BRK - 003EH (RE)
Reiniciar - REINICIAR Restablecer entrada - 0000H -
POC Encendido claro
LVI Detección de bajo voltaje Nota 4
WDT Desbordamiento de WDT
Notas 1. La prioridad predeterminada determina la secuencia de procesamiento de interrupciones vectorizadas si dos o más enmascarados
Las interrupciones ocurren simultáneamente. Cero indica la prioridad más alta y 23 indica la prioridad más baja.
2. Los tipos de configuración básica (A) a (D) corresponden a (A) a (D) en la Figura 18-1.
3. La fuente de interrupción INTDMU está disponible solo en μ PD78F0514, 78F0515 y 78F0515D.

4. Cuando el bit 1 (LVIMD) del registro de detección de bajo voltaje (LVIM) se establece en 1.
Figura 18-1. Configuración básica de la función de interrupción (1/2)
(A) Interrupción interna enmascarable
Bus interno
MK ES DECIR PR ISP
Tabla de vectores
Interrumpir Controlador de prioridad
SI generador de direcciones
solicitud
Señal de liberación en espera
SI: Indicador de solicitud de interrupción

ES DECIR:
Indicador de activación de interrupción
ISP: indicador de prioridad en servicio
MK: bandera de máscara de interrupción
PR: indicador de especificación de prioridad
Página 66
Figura 18-1. Configuración básica de la función de interrupción (2/2)
(B) Interrupción externa enmascarable (INTP0 a INTP6 Nota )
Bus interno
Borde de interrupción externa

habilitar registro MK ES DECIR PR ISP
(EGP, EGN)
Tabla de vectores
Interrumpir Borde Controlador de prioridad
SI generador de direcciones
solicitud detector
<R> Tenga en cuenta los productos de 38 y 44 pines: INTP0 a INTP5

Productos de 48 pines INTP0 a INTP6
(C) Interrupción externa enmascarable (INTKR)
Bus interno
MK ES DECIR PR ISP
Interrumpir Llave Tabla de vectores

solicitud Controlador de prioridad
interrumpir SI generador de direcciones
detector
1 cuando KRMn = 1 (n = 0 a 3)
(D) Interrupción de software
Bus interno
Interrumpir Tabla de vectores

Controlador de prioridad
solicitud generador de direcciones
SI: Indicador de solicitud de interrupción

ES DECIR:
Indicador de activación de interrupción
ISP: indicador de prioridad en servicio
MK: bandera de máscara de interrupción
PR: indicador de especificación de prioridad
KRM: registro del modo de retorno de clave
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18.3 Registros que controlan funciones de interrupción
Los siguientes 6 tipos de registros se utilizan para controlar las funciones de interrupción.
• Registro de indicador de solicitud de interrupción (IF0L, IF0H, IF1L, IF1H)

• Interruptor de registro de máscara de interrupción (MK0L, MK0H, MK1L, MK1H)
• Registro de bandera de especificación de prioridad (PR0L, PR0H, PR1L, PR1H)
• Registro de habilitación de borde ascendente de interrupción externa (EGP)
• Registro de habilitación de borde descendente de interrupción externa (EGN)
• Palabra de estado del programa (PSW)
La Tabla 18-2 muestra una lista de indicadores de solicitud de interrupción, indicadores de máscara de interrupción e indicadores de especificación de prioridad correspondientes
para interrumpir las fuentes de solicitud.
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Tabla 18-2. Banderas correspondientes a fuentes de solicitud de interrupción
Interrumpir Indicador de solicitud de interrupción Interrumpir la bandera de la máscara Indicador de especificación de prioridad
Fuente
Registrarse Registrarse Registrarse
INTLVI LVIIF IF0L LVIMK MK0L LVIPR PR0L
INTP0 PIF0 PMK0 PPR0
INTSRE6 SREIF6 SREMK6 SREPR6
INTSR6 SRIF6 IF0H SRMK6 MK0H SRPR6 PR0H
INTST6 STIF6 STMK6 STPR6
INTCSI10 CSIIF10 DUALIF0 CSIMK10 DUALMK0 CSIPR10 DUALPR0
Nota 1 Nota 1 Nota 2 Nota 2 Nota 3 Nota 3
INTST0 STIF0 STMK0 STPR0

Nota 1 Nota 2 Nota 3
INTTMH1 TMIFH1 TMMKH1 TMPRH1
INTTMH0 TMIFH0 TMMKH0 TMPRH0
INTTM50 TMIF50 TMMK50 TMPR50
INTAD ADIF IF1L ADMK MK1L ADPR PR1L
INTSR0 SRIF0 SRMK0 SRPR0
INTWTI WTIIF WTIMK WTIPR
INTTM51 Nota 4 TMIF51 TMMK51 TMPR51
INTKR KRIF KRMK KRPR
INTWT WTIF WTMK WTPR
INTP6 Nota 5 PIF6 Nota 5 PMK6 Nota 5 PPR6 Nota 5
INTIIC0 Nota 6 IICIF0 Nota 8 IF1H IICMK0 Nota 9 MK1H IICPR0 Nota 10 PR1H
INTDMU Notas 6, 7 DMUIF Notas 7, 8 DMUMK Notas 7, 9 DMUPR Notas 7, 10
Notas 1. Si se genera la fuente de interrupción INTCSI10 o INTST0, se establece el bit 2 de IF0H (1).
<R> 2. El bit 2 de MK0H admite las fuentes de interrupción INTCSI10 e INTST0.
<R> 3. El bit 2 de PR0H admite las fuentes de interrupción INTCSI10 e INTST0.
<R> 4. Cuando el temporizador / contador de eventos 51 de 8 bits se usa en el modo generador de portadora, se genera una interrupción al
el momento en que se genera la señal INTTM5H1 (consulte la Figura 8-13 Tiempo de transferencia ).
5. Solo productos de 48 pines.
<R> 6. No utilice la interfaz serial IIC0 y el multiplicador / divisor simultáneamente, porque varias banderas
correspondientes a las fuentes de solicitud de interrupción se comparten entre la interfaz serial IIC0 y el
multiplicador / divisor. Al desarrollar software que utiliza la interfaz serial IIC0, utilizando el CC78K0 C
compilador, no seleccione la casilla de verificación "Usar código de multiplicación y división" en la GUI PM +.
7. μ PD78F0514, 78F0515 y 78F0515D solamente.

<R> 8. Si se genera la fuente de interrupción INTIIC0 o INTDMU, se establece el bit 0 de IF1H (1).
<R> 9. El bit 0 de MK1H admite las fuentes de interrupción INTIIC0 e INTDMU.
<R> 10. El bit 0 de PR1H admite las fuentes de interrupción INTIIC0 e INTDMU.
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(1) Registros de indicador de solicitud de interrupción (IF0L, IF0H, IF1L, IF1H)

Los indicadores de solicitud de interrupción se establecen en 1 cuando se genera la solicitud de interrupción correspondiente o se da una instrucción
ejecutado. Se borran a 0 cuando se ejecuta una instrucción al acusar recibo de una solicitud de interrupción o
al reiniciar la generación de señal.
Cuando se reconoce una interrupción, el indicador de solicitud de interrupción se borra automáticamente y luego la interrupción
Se ingresa la rutina.
IF0L, IF0H, IF1L e IF1H se establecen mediante una instrucción de manipulación de memoria de 1 u 8 bits. Cuando IF0L e IF0H, y
IF1L e IF1H se combinan para formar registros de 16 bits IF0 e IF1, se configuran mediante una manipulación de memoria de 16 bits
instrucción.
La generación de la señal de reinicio establece estos registros en 00H.
Figura 18-2. Formato de registros de indicador de solicitud de interrupción (IF0L, IF0H, IF1L, IF1H)
Dirección: FFE0H Después del reinicio: 00H R / W
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
IF0L SREIF6 PIF5 PIF4 PIF3 PIF2 PIF1 PIF0 LVIIF
Dirección: FFE1H Después de reiniciar: 00H R / W
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
IF0H TMIF010 TMIF000 TMIF50 TMIFH0 TMIFH1 DUALIF0 STIF6 SRIF6
CSIIF10
STIF0
Símbolo 77 <6> <5> <4> <3> <2> <1> <0>
IF1L 00 PIF6 Nota 1 WTIF KRIF TMIF51 WTIIF SRIF0 ADIF
Símbolo 77 66 55 44 3 2 1 <0>
IF1H 00 00 00 00 00 00 00 IICIF0
DMUIF Nota 2
XXIFX Indicador de solicitud de interrupción
00 No se genera señal de solicitud de interrupción
1 Se genera una solicitud de interrupción, estado de solicitud de interrupción
Notas 1. Solo productos de 48 pines.
<R> Precauciones 1. Asegúrese de borrar los bits 6 y 7 de IF1L a 0 en los productos de 38 y 44 pines.
Asegúrese de borrar el bit 7 de IF1L a 0 en los productos de 48 pines.
2. Asegúrese de borrar los bits 1 a 7 de IF1H a 0.
3. Cuando utilice un temporizador, una interfaz en serie o un convertidor A / D después de la liberación en espera, actívelo
una vez después de borrar el indicador de solicitud de interrupción. Se puede establecer un indicador de solicitud de interrupción por ruido.
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Precaución 4. Al manipular un indicador del registro de indicador de solicitud de interrupción, use una memoria de 1 bit
instrucción de manipulación (CLR1). Al describir en lenguaje C, use una manipulación de bits
instrucciones como "IF0L.0 = 0;" o "_asm (" clr1 IF0L, 0 ");" porque el ensamblador compilado
debe ser una instrucción de manipulación de memoria de 1 bit (CLR1).
Si un programa se describe en lenguaje C utilizando una instrucción de manipulación de memoria de 8 bits como
como "IF0L & = 0xfe;" y compilado, se convierte en el ensamblador de tres instrucciones.
mov a, IF0L
y un, # 0FEH
mov IF0L, a
En este caso, incluso si el indicador de solicitud de otro bit del mismo indicador de solicitud de interrupción se registra
(IF0L) se establece en 1 en el momento entre "mov a, IF0L" y "mov IF0L, a", el indicador se borra a
0 en "mov IF0L, a". Por lo tanto, se debe tener cuidado al usar una memoria de 8 bits
instrucción de manipulación en lenguaje C.
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(2) Registros de bandera de máscara de interrupción (MK0L, MK0H, MK1L, MK1H)

Los indicadores de máscara de interrupción se utilizan para habilitar / deshabilitar el servicio de interrupción enmascarable correspondiente.
MK0L, MK0H, MK1L y MK1H se configuran mediante una instrucción de manipulación de memoria de 1 u 8 bits. Cuando MK0L y
MK0H, y MK1L y MK1H se combinan para formar registros de 16 bits MK0 y MK1, se establecen mediante un registro de 16 bits
instrucción de manipulación de memoria.
Restablecer la generación de señal establece estos registros en FFH.
Figura 18-3. Formato de registros de bandera de máscara de interrupción (MK0L, MK0H, MK1L, MK1H)
Dirección: FFE4H Después de reiniciar: FFH R / W
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
MK0L SREMK6 PMK5 PMK4 PMK3 PMK2 PMK1 PMK0 LVIMK
Dirección: FFE5H Después de restablecer: FFH R / W
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
MK0H TMMK010 TMMK000 TMMK50 TMMKH0 TMMKH1 DUALMK0 STMK6 SRMK6

CSIMK0
STMK0
Símbolo 77 <6> <5> <4> <3> <2> <1> <0>
MK1L 1 PMK6 Nota 1 WTMK KRMK TMMK51 WTIMK SRMK0 ADMK
Símbolo 77 66 55 44 3 2 1 <0>
MK1H 1 1 1 1 1 1 1 IICMK0
DMUMK Note 2
XXMKX Interrupción de control de servicio
00 Servicio de interrupción habilitado
1 Servicio de interrupción deshabilitado
<R> Precauciones 1. Asegúrese de establecer los bits 6 y 7 de MK1L en 1 en los productos de 38 y 44 pines.
Asegúrese de establecer el bit 7 de MK1L en 1 en los productos de 48 pines.
2. Asegúrese de establecer los bits 1 a 7 de MK1H en 1.
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(3) Registros de bandera de especificación de prioridad (PR0L, PR0H, PR1L, PR1H)

Los registros de bandera de especificación de prioridad se utilizan para establecer el orden de prioridad de interrupción enmascarable correspondiente.
PR0L, PR0H, PR1L y PR1H se establecen mediante una instrucción de manipulación de memoria de 1 u 8 bits. Si PR0L y PR0H,
y PR1L y PR1H se combinan para formar registros de 16 bits PR0 y PR1, se configuran mediante una memoria de 16 bits
Instrucción de manipulación.
Restablecer la generación de señal establece estos registros en FFH.
Figura 18-4. Formato de registros de bandera de especificación de prioridad (PR0L, PR0H, PR1L, PR1H)
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
PR0L SREPR6 PPR5 PPR4 PPR3 PPR2 PPR1 PPR0 LVIPR
Símbolo <7> <6> <5> <4> <3> <2> <1> <0>
PR0H TMPR010 TMPR000 TMPR50 TMPRH0 TMPRH1 DUALPR0 STPR6 SRPR6

CSIPR10
STPR0
Dirección: FFEAH Después de reiniciar: FFH R / W
Símbolo 77 <6> <5> <4> <3> <2> <1> <0>
PR1L 1 PPR6 Nota 1 WTPR KRPR TMPR51 WTIPR SRPR0 ADPR
Dirección: FFEBH Después de reiniciar: FFH R / W
Símbolo 77 66 55 44 3 2 1 <0>
PR1H 1 1 1 1 1 1 1 IICPR0
DMUPR Nota 2
XXPRX Selección de nivel de prioridad
00 Nivel de alta prioridad
1 Nivel de baja prioridad
<R> Precauciones 1. Asegúrese de establecer los bits 6 y 7 de PR1L en 1 en los productos de 38 y 44 pines.
Asegúrese de establecer el bit 7 de PR1L en 1 en los productos de 48 pines.
2. Asegúrese de establecer los bits 1 a 7 de PR1H en 1.
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(4) Registro de habilitación de borde ascendente de interrupción externa (EGP), registro de habilitación de borde descendente de interrupción externa (EGN)
Estos registros especifican el límite válido para INTP0 a INTP6.
EGP y EGN se establecen mediante una instrucción de manipulación de memoria de 1 bit u 8 bits.
La generación de la señal de reinicio establece estos registros en 00H.
Figura 18-5. Formato de registro de habilitación de borde ascendente de interrupción externa (EGP)
y registro de habilitación de borde descendente de interrupción externa (EGN)
Símbolo 77 66 55 44 3 2 1 00
EGP 00 Nota EGP6 EGP5 EGP4 EGP3 EGP2 EGP1 EGP0
Símbolo 77 66 55 44 3 2 1 00
EGN 00 EGN6 Nota EGN5 EGN4 EGN3 EGN2 EGN1 EGN0
EGPn EGNn INTPn pin selección de borde válida (n = 0 a 6)
00 00 Detección de bordes deshabilitada
00 1 Flanco descendente
1 00 Flanco ascendente
1 1 Ambos bordes ascendentes y descendentes
Tenga en cuenta solo los productos de 48 pines.
<R> Precaución Asegúrese de borrar los bits 6 y 7 de EGP y EGN a 0 en los productos de 38 y 44 pines.
Asegúrese de borrar el bit 7 de EGP y EGN a 0 en los productos de 48 pines.
La tabla 18-3 muestra los puertos correspondientes a EGPn y EGNn.
Tabla 18-3. Puertos correspondientes a EGPn y EGNn
Registro de habilitación de detección Puerto de detección de borde Señal de solicitud de interrupción
EGP0 EGN0 P120 INTP0
EGP1 EGN1 P30 INTP1
EGP2 EGN2 P31 INTP2
EGP3 EGN3 P32 INTP3
EGP4 EGN4 P33 INTP4
EGP5 EGN5 P16 INTP5
Nota EGP6 EGN6 Nota Nota P140 Nota INTP6
Precaución Seleccione el modo de puerto borrando EGPn y EGNn a 0 porque puede haber un borde
detectado cuando la función de interrupción externa se cambia a la función de puerto.
Observa los productos de 38 y 44 pines: n = 0 a 5
Productos de 48 pines: n=0a6
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(5) Palabra de estado del programa (PSW)

La palabra de estado del programa es un registro utilizado para contener el resultado de la ejecución de la instrucción y el estado actual de un
interrumpir solicitud. El indicador IE que establece la activación / desactivación de interrupción enmascarable y el indicador ISP que controla múltiples
el servicio de interrupción se asigna a la PSW.
Además de lectura / escritura de 8 bits, este registro puede realizar operaciones utilizando instrucciones de manipulación de bits y
instrucciones (EI y DI). Cuando se reconoce una solicitud de interrupción vectorial, si se ejecuta la instrucción BRK,
los contenidos de la PSW se guardan automáticamente en una pila y el indicador IE se restablece a 0. Si se produce una interrupción enmascarable
se reconoce la solicitud, el contenido del indicador de especificación de prioridad de la interrupción reconocida es
transferido a la bandera del ISP. El contenido de PSW también se guarda en la pila con la instrucción PUSH PSW.
Se restauran de la pila con las instrucciones RETI, RETB y POP PSW.
Restablecer la generación de señal establece PSW a 02H.
Figura 18-6. Formato de la palabra de estado del programa
<7> <6> <5> <4> <3> 2 <1> 00 Después de reiniciar
PSW ES DECIRZ RBS1 C.A. RBS0 00 ISP CY 02H
Se usa cuando se ejecuta la instrucción normal
ISP Prioridad de la interrupción que actualmente recibe servicio
00 Servicio de interrupción de alta prioridad (baja prioridad

interrupción desactivada)
1 Solicitud de interrupción no reconocida o baja

servicio de interrupción prioritario (todo enmascarable
interrupciones habilitadas)
ES DECIR
Confirmación de solicitud de interrupción activar / desactivar
00 Discapacitado
1 Habilitado
Página 75
18.4 Operaciones de servicio de interrupción
18.4.1 Reconocimiento de interrupción enmascarable

Una interrupción enmascarable se vuelve reconocible cuando el indicador de solicitud de interrupción se establece en 1 y el indicador de máscara (MK)
correspondiente a esa solicitud de interrupción se borra a 0. Una solicitud de interrupción vectorial se reconoce si las interrupciones son
en el estado de interrupción habilitada (cuando el indicador IE se establece en 1). Sin embargo, una solicitud de interrupción de baja prioridad no es
confirmado durante el servicio de una solicitud de interrupción de mayor prioridad (cuando el indicador ISP se restablece a 0).
Se enumeran los tiempos desde la generación de una solicitud de interrupción enmascarable hasta que se realiza el servicio de interrupción vectorial
en la Tabla 18-4 a continuación.
Para conocer el tiempo de confirmación de solicitud de interrupción, consulte las Figuras 18-8 y 18-9 .
Tabla 18-4. Tiempo desde la generación de la interrupción enmascarable hasta el servicio
Tiempo mínimo Nota de tiempo máximo
Cuando ×font> PR = 0 7 relojes 32 relojes
Cuando ×font> PR = 1 8 relojes 33 relojes
Nota Si se genera una solicitud de interrupción justo antes de una instrucción de división, el tiempo de espera se alarga.
Observación 1 reloj: 1 / f CPU (f CPU : reloj de la CPU)
Si se generan dos o más solicitudes de interrupción enmascarables simultáneamente, la solicitud con un nivel de prioridad más alto
especificado en el indicador de especificación de prioridad se reconoce primero. Si dos o más solicitudes de interrupciones tienen el mismo
nivel de prioridad, la solicitud con la prioridad predeterminada más alta se reconoce primero.
Una solicitud de interrupción que se mantiene pendiente se confirma cuando se vuelve confirmable.
La figura 18-7 muestra el algoritmo de confirmación de solicitud de interrupción.
Si se reconoce una solicitud de interrupción enmascarable, el contenido se guarda en las pilas en el orden de PSW, luego
PC, el indicador IE se restablece (0) y el contenido del indicador de especificación de prioridad correspondiente al acuse de recibo
interrupción se transfieren a la bandera ISP. Los datos de la tabla de vectores determinados para cada solicitud de interrupción se cargan en
PC y ramificado.
La restauración desde una interrupción es posible utilizando la instrucción RETI.
Page 76
Figura 18-7. Algoritmo de procesamiento de acuse de recibo de solicitud de interrupción
comienzo
No
×font> IF = 1?
Sí (interrumpir la generación de solicitudes)
No
×font> MK = 0?
si
Solicitud de interrupción pendiente
Sí (alta prioridad)
×font> PR = 0?
No (prioridad baja)
Cualquier alta prioridad

si interrumpir solicitud entre aquellos Cualquier alta prioridad
generado simultáneamente interrumpir solicitud entre si
con ×font> PR = 0? los generados simultáneamente
con ×font> PR = 0?
No No Solicitud de interrupción pendiente
No
IE = 1? Cualquier alta prioridad
si
interrumpir solicitud entre
aquellos simultáneamente
si
Solicitud de interrupción pendiente ¿generado?
No Solicitud de interrupción pendiente
No
Servicio de interrupción vectorial IE = 1?
si
No
ISP = 1?
si
Servicio de interrupción vectorial
×font> IF: Indicador de solicitud de interrupción

×font> MK: indicador de máscara de interrupción
×font> PR: indicador de especificación de prioridad
ES DECIR:
Indicador que controla el reconocimiento de la solicitud de interrupción enmascarable (1 = Habilitar, 0 = Deshabilitar)
ISP: Indicador que indica el nivel de prioridad de la interrupción que se está atendiendo actualmente (0 = interrupción de alta prioridad
servicio, 1 = solicitud de interrupción no confirmada, o servicio de interrupción de baja prioridad)
Page 77
Figura 18-8. Tiempo de confirmación de solicitud de interrupción (tiempo mínimo)
6 relojes
PSW y PC guardados, Servicio de interrupción

Procesamiento de la CPU Instrucción Instrucción saltar para interrumpir
servicio programa
×font> IF
(×font> PR = 1)
8 relojes
×font> IF
(×font> PR = 0)
7 relojes
Figura 18-9. Tiempo de acuse de recibo de solicitud de interrupción (tiempo máximo)
25 relojes 6 relojes
PSW y PC guardados, Servicio de interrupción

Procesamiento de la CPU Instrucción Divide la instrucción saltar para interrumpir
servicio
programa
×font> IF
(×font> PR = 1)
33 relojes
×font> IF
(×font> PR = 0)
32 relojes
18.4.2 Confirmación de solicitud de interrupción de software

La ejecución de la instrucción BRK confirma una solicitud de interrupción de software. Las interrupciones de software no se pueden deshabilitar.
Si se reconoce una solicitud de interrupción de software, los contenidos se guardan en las pilas en el orden del programa
palabra de estado (PSW), luego contador de programa (PC), el indicador IE se restablece (0) y el contenido de la tabla de vectores (003EH,
003FH) se cargan en la PC y se ramifican.
La restauración desde una interrupción de software es posible utilizando la instrucción RETB.
Precaución No utilice las instrucciones RETI para restaurar desde la interrupción del software.
78 de 1189.
18.4.3 Servicio de interrupción múltiple

El servicio de interrupción múltiple ocurre cuando se reconoce otra solicitud de interrupción durante la ejecución de una interrupción.
El servicio de interrupción múltiple no se produce a menos que se seleccione el estado habilitado de confirmación de solicitud de interrupción
(IE = 1). Cuando se confirma una solicitud de interrupción, el reconocimiento de solicitud de interrupción se desactiva (IE = 0).
Por lo tanto, para habilitar el servicio de interrupción múltiple, es necesario establecer (1) el indicador IE con la instrucción EI durante
interrumpir el servicio para habilitar el reconocimiento de interrupción.
Además, incluso si las interrupciones están habilitadas, el servicio de interrupción múltiple puede no estar habilitado, esto está sujeto a
interrumpir el control de prioridad. Hay dos tipos de control de prioridad disponibles: control de prioridad predeterminado y prioridad programable
controlar. El control de prioridad programable se utiliza para el servicio de interrupción múltiple.
En el estado de interrupción habilitada, si una solicitud de interrupción con una prioridad igual o superior a la de la interrupción
actualmente se genera el servicio, se reconoce para el servicio de interrupción múltiple. Si una interrupción con prioridad
más bajo que el de la interrupción que se está recibiendo actualmente se genera durante el servicio de interrupción, no se reconoce
para servicio de interrupción múltiple. Solicitudes de interrupción que no están habilitadas porque las interrupciones están en la interrupción deshabilitada
estado o porque tienen una menor prioridad se mantienen pendientes. Cuando finaliza el servicio de la interrupción actual, el
La solicitud de interrupción pendiente se confirma después de la ejecución de al menos una ejecución de instrucción de procesamiento principal.
La Tabla 18-5 muestra la relación entre las solicitudes de interrupción habilitadas para el servicio de interrupción múltiple y la Figura 18-10
muestra múltiples ejemplos de mantenimiento de interrupciones.
Tabla 18-5. Relación entre solicitudes de interrupción habilitada para el servicio de interrupción múltiple
Durante el servicio de interrupción
Solicitud de interrupción múltiple Solicitud de interrupción enmascarable Software

Interrumpir
PR = 0 PR = 1
Solicitud
Interrumpir ser atendido IE = 1 IE = 0 IE = 1 IE = 0
Interrupción enmascarable ISP = 0 ○ × × × ○
ISP = 1 ○ × ○ × ○
Interrupción de software ○ × ○ × ○
Observaciones 1 .: Servicio de interrupción múltiple habilitado

2. ×: servicio de interrupción múltiple deshabilitado
3. ISP e IE son banderas contenidas en la PSW.
ISP = 0: se está atendiendo una interrupción con mayor prioridad.
ISP = 1: no se ha confirmado ninguna solicitud de interrupción, o una interrupción con un menor
La prioridad está siendo atendida.
IE = 0: el reconocimiento de solicitud de interrupción está deshabilitado.
IE = 1: el reconocimiento de solicitud de interrupción está habilitado.
4. PR es una bandera contenida en PR0L, PR0H, PR1L y PR1H.
PR = 0: mayor nivel de prioridad
PR = 1: Nivel de prioridad inferior
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Figura 18-10. Ejemplos de servicio de interrupción múltiple (1/2)
Ejemplo 1. El servicio de interrupción múltiple ocurre dos veces
Procesamiento principal Servicio INTxx Servicio INTyy Servicio INTzz
EI IE = 0 IE = 0 IE = 0
EI EI
INTxx INTyy INTzz

(PR = 1) (PR = 0) (PR = 0)
RETI
IE = 1
IE = 1 RETI IE = 1 RETI
Durante el mantenimiento de la interrupción INTxx, se reconocen dos solicitudes de interrupción, INTyy e INTzz, y múltiples
Se realiza la interrupción del servicio. Antes de reconocer cada solicitud de interrupción, la instrucción EI siempre debe ser
emitido para habilitar el reconocimiento de solicitud de interrupción.
Ejemplo 2. El servicio de interrupción múltiple no ocurre debido al control de prioridad
Procesamiento principal Servicio INTxx Servicio INTyy
EI IE = 0
EI
INTxx INTyy
(PR = 0) (PR = 1)
RETI
IE = 1
1 ejecución de instrucciones IE = 0
RETI
IE = 1
Solicitud de interrupción INTyy emitida durante el servicio de interrupción INTxx no se reconoce porque su prioridad es menor
que el de INTxx, y el servicio de interrupción múltiple no tiene lugar. La solicitud de interrupción INTyy se mantiene pendiente,
y se reconoce después de la ejecución de una instrucción de procesamiento principal.

PR = 1: Nivel de prioridad inferior
IE = 0: confirmación de solicitud de interrupción deshabilitada
80
Figura 18-10. Ejemplos de servicio de interrupción múltiple (2/2)
Ejemplo 3. El servicio de interrupción múltiple no ocurre porque las interrupciones no están habilitadas
Procesamiento principal Servicio INTxx Servicio INTyy
IE = 0
EI
INTyy
INTxx (PR = 0)
(PR = 0) RETI
IE = 1
IE = 0
1 ejecución de instrucciones
RETI
IE = 1
Las interrupciones no están habilitadas durante el mantenimiento de la interrupción INTxx (no se emite la instrucción EI), por lo tanto, la interrupción
solicitud INTyy no se reconoce y no se realiza el servicio de interrupción múltiple. La solicitud de interrupción INTyy
se mantiene pendiente y se reconoce después de la ejecución de una instrucción de procesamiento principal.

IE = 0: confirmación de solicitud de interrupción deshabilitada
Página 81
18.4.4 Retención de solicitud de interrupción

Hay instrucciones en las que, incluso si se emite una solicitud de interrupción mientras se está recibiendo otra instrucción
ejecutado, el reconocimiento de solicitud se mantiene pendiente hasta el final de la ejecución de la siguiente instrucción. Estas
Las instrucciones (instrucciones de retención de solicitud de interrupción) se enumeran a continuación.
• MOV PSW, #byte

• MOV A, PSW
• MOV PSW, A
• MOV1 PSW. poco, CY
• MOV1 CY, PSW. poco
• AND1 CY, PSW. poco
• OR1 CY, PSW. poco
• XOR1 CY, PSW. poco
• SET1 PSW. poco
• CLR1 PSW. poco
• RETB
• RETI
• EMPUJAR PSW
• POP PSW
• BT PSW. bit, $ addr16
• BF PSW. bit, $ addr16
• BTCLR PSW. bit, $ addr16
• EI
• DI
• Instrucciones de manipulación para IF0L, IF0H, IF1L, IF1H, MK0L, MK0H, MK1L, MK1H, PR0L, PR0H, PR1L y
Registros PR1H.
Precaución La instrucción BRK no es una de las instrucciones de retención de solicitud de interrupción mencionadas anteriormente. Sin embargo,
La interrupción del software activada al ejecutar la instrucción BRK hace que se borre el indicador IE.
Por lo tanto, incluso si se genera una solicitud de interrupción enmascarable durante la ejecución de BRK
instrucción, no se confirma la solicitud de interrupción.
La figura 18-11 muestra el momento en que las solicitudes de interrupción se mantienen pendientes.
Figura 18-11. Interrumpir solicitud de retención
PSW y PC guardados, saltar Servicio de interrupción

Procesamiento de la CPU Instrucción n Instrucción m
para interrumpir el servicio programa
×font> IF
Observaciones 1. Instrucción N: instrucción de retención de solicitud de interrupción

2. Instrucción M: otra instrucción que no sea la instrucción de interrupción de solicitud de retención
3. Los valores de ×font> PR (nivel de prioridad) no afectan la operación de ×font> IF (solicitud de interrupción).
Page 82
CAPÍTULO 19 FUNCIÓN DE INTERRUPCIÓN CLAVE
19.1 Funciones de interrupción clave
Se puede generar una interrupción de tecla (INTKR) configurando el registro de modo de retorno de tecla (KRM) e ingresando una caída
borde a los pines de entrada de interrupción de tecla (KR0 a KR3 Nota ).
<R> Nota productos de 38 pines: KR0, KR1

Productos de 44 y 48 pines: KR0 a KR3
Tabla 19-1. Asignación de pines de detección de interrupción clave
Bandera Descripción
KRM0 Controla la señal KR0 en unidades de 1 bit.
19.2 Configuración de interrupción clave
La interrupción de la llave incluye el siguiente hardware.
Tabla 19-2. Configuración de interrupción clave
Articulo Configuración
Registro de control Registro de modo de retorno de clave (KRM)
Figura 19-1. Diagrama de bloques de interrupción clave
KR3 Note
KR2 Note
INTKR
KR1
KR0
00 00 00 00 KRM3 KRM2 KRM1 KRM0
Registro de modo de retorno de clave (KRM)
<R> Tenga en cuenta solo los productos de 44 y 48 pines
Page 83
19.3 Interrupción de clave de control de registro
(1) Registro de modo de retorno de clave (KRM)

Este registro controla los bits KRM0 a KRM3 utilizando las señales KR0 a KR3, respectivamente.
KRM se establece mediante una instrucción de manipulación de memoria de 1 u 8 bits.
Restablecer la generación de señal establece KRM a 00H.
Figura 19-2. Formato de registro de modo de retorno de clave (KRM)
Dirección: FF6EH Después de restablecer: 00H R / W
Símbolo 77 66 55 44 3 2 00
KRM 00 00 00 00 KRM3 KRM2 KRM1 KRM0
KRMn Control de modo de interrupción de tecla
00 No detecta la señal de interrupción de llave
1 Detecta la señal de interrupción de tecla
<R> Precauciones 1. Para los productos de 38 pines, asegúrese de establecer los bits 2 y 3 de KRM, PM7 y P7 en "0".
2. Si alguno de los bits KRM0 a KRM3 utilizados se establece en 1, configure los bits 0 a 3 (PU70 a PU73) del
registro de resistencia pull-up correspondiente 7 (PU7) a 1.
3. Si se cambia KRM, se puede establecer el indicador de solicitud de interrupción. Por lo tanto, deshabilite las interrupciones y
luego cambie el registro KRM. Borre el indicador de solicitud de interrupción y habilite las interrupciones.
4. Los bits que no se usan en el modo de interrupción de clave se pueden usar como puertos normales.
84
CAPÍTULO 20 FUNCIÓN DE ESPERA
20.1 Función de espera y configuración
20.1.1 Función de espera

La función de espera está diseñada para reducir la corriente de funcionamiento del sistema. Los siguientes dos modos son
disponible.
(1) modo HALT

La ejecución de la instrucción HALT establece el modo HALT. En el modo HALT, el reloj de operación de la CPU se detiene. Si el
oscilador de reloj del sistema de alta velocidad, oscilador interno de alta velocidad, oscilador interno de baja velocidad o subsistema
el oscilador del reloj está funcionando antes de que se configure el modo HALT, la oscilación de cada reloj continúa. En este modo, el
la corriente de funcionamiento no disminuye tanto como en el modo STOP, pero el modo HALT es efectivo para reiniciar
operación inmediatamente después de la interrupción de la generación de solicitudes y la realización de operaciones intermitentes con frecuencia.
(2) modo STOP

La ejecución de la instrucción STOP establece el modo STOP. En el modo STOP, el oscilador del reloj del sistema de alta velocidad y
parada interna del oscilador de alta velocidad, deteniendo todo el sistema, reduciendo considerablemente el funcionamiento de la CPU
Actual.
Debido a que este modo se puede borrar mediante una solicitud de interrupción, permite realizar operaciones intermitentes.
Sin embargo, debido a que se requiere un tiempo de espera para asegurar el tiempo de estabilización de la oscilación después de que se activa el modo STOP
liberado cuando se selecciona el reloj X1, seleccione el modo HALT si es necesario comenzar a procesar inmediatamente
ante la interrupción de la generación de solicitudes.
En cualquiera de estos dos modos, todo el contenido de los registros, banderas y memoria de datos justo antes del modo de espera es
conjunto se llevan a cabo. Los puertos de salida de E / S y los estados del búfer de salida también se mantienen.
Precauciones 1. El modo STOP solo se puede usar cuando la CPU está funcionando en el reloj del sistema principal. los
La oscilación del reloj del subsistema no se puede detener. El modo HALT puede usarse cuando la CPU
está funcionando en el reloj del sistema principal o en el reloj del subsistema.
2. Al cambiar al modo STOP, asegúrese de detener la operación del hardware periférico
operando con el reloj del sistema principal antes de ejecutar la instrucción STOP.
3. Se recomienda la siguiente secuencia para reducir la corriente de funcionamiento del convertidor A / D
cuando se utiliza la función de espera: Primero borre el bit 7 (ADCS) y el bit 0 (ADCE) del A / D
registro de modo convertidor (ADM) a 0 para detener la operación de conversión A / D y luego ejecutar
la instrucción STOP
20.1.2 Registros que controlan la función de espera

La función de espera está controlada por los siguientes dos registros.
• Registro de estado del contador de tiempo de estabilización de oscilación (OSTC)

• Registro de selección de tiempo de estabilización de oscilación (OSTS)
Observación Para los registros que inician, detienen o seleccionan el reloj, vea CAPÍTULO 5 GENERADOR DE RELOJ .
Page 85
(1) Registro de estado del contador de tiempo de estabilización de oscilación (OSTC)

Este es el registro que indica el estado del conteo del contador de tiempo de estabilización de oscilación del reloj X1. Cuando X1
la oscilación del reloj comienza con el reloj de oscilación interno de alta velocidad o el reloj del subsistema utilizado como reloj de la CPU,
Se puede comprobar el tiempo de estabilización de la oscilación del reloj X1.
OSTC puede leerse mediante una instrucción de manipulación de memoria de 1 bit u 8 bits.
Cuando se libera el reinicio (reinicio mediante la entrada RESET, POC, LVI y WDT), la instrucción STOP y MSTOP (bit 7 de
Registro MOC) = 1 borrar OSTC a 00H.
Figura 20-1. Formato del registro de estado del contador de tiempo de estabilización de oscilación (OSTC)
Dirección: FFA3H Después de restablecer: 00H R
Símbolo 77 66 55 44 3 2 1 00
OSTC 00 00 00 MOST11 MÁS 13 MÁS 14 MÁS15 MOST16
MOST11 MÁS 13 MÁS 14 MÁS15 MOST16 Estado del tiempo de estabilización de la oscilación
f X = 10 MHz f X = 20 MHz
1 00 00 00 00 2 11 / f X min. 204,8 μ s mín. 102,4 μ s mín.
1 1 00 00 00 2 13 / f X min. 819,2 μ s mín. 409,6 μ s mín.
1 1 1 00 00 2 14 / f X min. 1,64 ms mín. 819,2 μ s mín.
1 1 1 1 00 2 15 / f X min. 3,27 ms mín. 1,64 ms mín.
1 1 1 1 1 2 16 / f X min. 6,55 ms mín. 3,27 ms mín.
Precauciones 1. Una vez transcurrido el tiempo anterior, los bits se ponen a 1 en orden desde MOST11 y
permanecer 1.
2. El contador de tiempo de estabilización de la oscilación cuenta hasta la oscilación.
tiempo de estabilización establecido por OSTS. Si se ingresa al modo STOP y luego se suelta
mientras el reloj de oscilación interno de alta velocidad se utiliza como reloj de la CPU,
configure el tiempo de estabilización de la oscilación de la siguiente manera.
• Tiempo deseado de estabilización de oscilación OSTC ≤ Tiempo de estabilización de oscilación
establecido por OSTS

Tenga en cuenta, por lo tanto, que solo el estado hasta el tiempo de estabilización de la oscilación establecido por
OSTS se establece en OSTC después de liberar el modo STOP.
3. El tiempo de espera de estabilización de oscilación del reloj X1 no incluye el tiempo hasta
comienza la oscilación del reloj ("a" a continuación).
Liberación del modo STOP
Tensión X1 pin
forma de onda
una
Observación f X : frecuencia de oscilación del reloj X1
86
(2) Registro de selección de tiempo de estabilización de oscilación (OSTS)

Este registro se utiliza para seleccionar el tiempo de espera de estabilización de oscilación del reloj X1 cuando se libera el modo STOP.
Cuando se selecciona el reloj X1 como reloj de la CPU, la operación espera el tiempo establecido usando OSTS después de la PARADA
Se libera el modo.
Cuando se selecciona el reloj de oscilación interno de alta velocidad como reloj de la CPU, confirme con OSTC que el reloj deseado
El tiempo de estabilización de la oscilación ha transcurrido una vez que se libera el modo STOP. El tiempo de estabilización de la oscilación puede
se verificará hasta el tiempo establecido usando OSTC.
OSTS se puede establecer mediante una instrucción de manipulación de memoria de 8 bits.
Restablecer la generación de señal establece OSTS en 05H.
Figura 20-2. Formato de registro de selección de tiempo de estabilización de oscilación (OSTS)
Dirección: FFA4H Después de reiniciar: 05H R / W
Símbolo 77 66 55 44 3 2 1 00
OSTS 00 00 00 00 00 OSTS2 OSTS1 OSTS0
OSTS2 OSTS1 OSTS0 Selección del tiempo de estabilización de la oscilación.
f X = 10 MHz f X = 20 MHz
00 00 1 2 11 / f X 204,8 μ s 102,4 μ s
00 1 00 2 13 / f X 819,2 μ s 409,6 μ s
00 1 1 2 14 / f X 1,64 ms 819,2 μ s
1 00 00 2 15 / f X 3,27 ms 1,64 ms
1 00 1 2 16 / f X 6,55 ms 3,27 ms
Aparte de lo anterior Ajuste prohibido
Precauciones 1. Para configurar el modo STOP cuando el reloj X1 se utiliza como reloj de la CPU, configure OSTS
antes de ejecutar la instrucción STOP.
2. No cambie el valor del registro OSTS durante la oscilación del reloj X1
tiempo de estabilización
3. El contador de tiempo de estabilización de la oscilación cuenta hasta la oscilación.
tiempo de estabilización establecido por OSTS. Si se ingresa al modo STOP y luego se suelta
mientras el reloj de oscilación interno de alta velocidad se utiliza como reloj de la CPU,
configure el tiempo de estabilización de la oscilación de la siguiente manera.
• Tiempo deseado de estabilización de oscilación OSTC ≤ Tiempo de estabilización de oscilación
establecido por OSTS

4. El tiempo de espera de estabilización de oscilación del reloj X1 no incluye el tiempo hasta
comienza la oscilación del reloj ("a" a continuación).
Tensión X1 pin
forma de onda
una
Page 87
20.2 Operación de la función de espera
20.2.1 Modo HALT
(1) modo HALT

El modo HALT se establece ejecutando la instrucción HALT. El modo HALT se puede configurar independientemente de si la CPU
reloj antes de la configuración era el reloj del sistema de alta velocidad, el reloj de oscilación interno de alta velocidad o el subsistema
reloj.
Los estados operativos en el modo HALT se muestran a continuación.
Page 88
Tabla 20-1. Estados de funcionamiento en modo HALT (1/2)
Configuración del modo HALT Cuando la instrucción HALT se ejecuta mientras la CPU está funcionando en el reloj del sistema principal
Cuando la CPU está funcionando Cuando la CPU está funcionando Cuando la CPU está funcionando
Alta velocidad interna X1 Reloj (f X ) Reloj del sistema principal externo
Articulo Reloj de oscilación (f RH ) (f EXCLK )
Reloj del sistema El suministro de reloj a la CPU se detiene
Reloj del sistema principal f RH La operación continúa (no se puede El estado antes de establecer el modo HALT continúa
ser detenido)
fX Estado antes del modo HALT La operación continúa (no se puede Estado antes del modo HALT
se estableció se continúa ser detenido) se estableció se conserva
f EXCLK Opera o se detiene por entrada de reloj externo La operación continúa (no se puede
ser detenido)
Reloj del subsistema f XT El estado antes de establecer el modo HALT continúa
f EXCLKS Opera o se detiene por entrada de reloj externo
f RL El estado antes de establecer el modo HALT continúa
UPC Operación detenida
Memoria flash
RAM Se conserva el estado anterior al modo HALT
Puerto (pestillo)
Temporizador de 16 bits / contador de eventos 00 Operable
Temporizador / evento de 8 bits 50

mostrador 51
Temporizador de 8 bits H0
H1
Reloj temporizador
Temporizador de vigilancia Operable. El suministro de reloj al temporizador de vigilancia se detiene cuando "el oscilador interno de baja velocidad puede
detenido por software "se configura mediante el byte de opción.
Salida de reloj Nota 1 Operable
Convertidor A / D
Interfaz de serie UART0
UART6
CSI10
IIC0
Multiplicador / divisor Nota 2
Función de encendido claro
Función de detección de bajo voltaje
Interrupción externa
Observación f RH : Reloj de oscilación interno de alta velocidad.

fX: Reloj X1
f EXCLK : reloj del sistema principal externo
f XT : Reloj XT1
f EXCLKS : reloj del subsistema externo
f RL : Reloj de oscilación interno de baja velocidad
Page 89
Tabla 20-1. Estados de funcionamiento en modo HALT (2/2)
Configuración del modo HALT Cuando se ejecuta la instrucción HALT mientras la CPU está funcionando en el reloj del subsistema
Cuando la CPU está funcionando en el reloj XT1 (f XT ) Cuando la CPU está funcionando en externo
Articulo Reloj del subsistema (f EXCLKS )
Reloj del sistema principal f RH El estado antes de establecer el modo HALT continúa
fX
f EXCLK Opera o se detiene por entrada de reloj externo
Reloj del subsistema f XT La operación continúa (no se puede detener) El estado antes de establecer el modo HALT continúa
f EXCLKS Opera o se detiene por entrada de reloj externo La operación continúa (no se puede detener)
f RL El estado antes de establecer el modo HALT continúa
Memoria flash
RAM Se conserva el estado anterior al modo HALT
Puerto (pestillo)
Temporizador de 16 bits / contador de eventos 00 Nota

Operable
1
Temporizador / evento de 8 bits 50 Nota 1

mostrador 51 Nota 1
H1
Reloj temporizador
Salida de reloj Nota 2 Operable
Convertidor A / D Operable. Sin embargo, la operación se deshabilita cuando se detiene el reloj de hardware periférico (f PRS ).
Interfaz de serie UART0 Operable
UART6
CSI10 Nota 1
CII 0 Nota 1
Función de encendido claro
Notas 1. Cuando la CPU está funcionando en el reloj del subsistema y se ha activado el reloj de oscilación interno de alta velocidad
detenido, no inicie la operación de estas funciones en la entrada del reloj externo desde los pines del hardware periférico.

fX: Reloj X1
f XT : Reloj XT1
Page 90
(2) Liberación del modo HALT

El modo HALT puede ser liberado por las siguientes dos fuentes.
(a) Liberación por solicitud de interrupción sin máscara

Cuando se genera una solicitud de interrupción sin máscara, se libera el modo HALT. Si interrumpir el reconocimiento
está habilitado, se realiza el servicio de interrupción vectorial. Si el reconocimiento de interrupción está deshabilitado, el siguiente
Se ejecuta la instrucción de dirección.
Figura 20-3. Liberación del modo HALT por generación de solicitud de interrupción
Interrumpir
solicitud
DETENER
instrucción
Colocarse
señal de liberación
Operación normal Modo HALT Nota de espera Operación normal

Estado de la CPU
Reloj del sistema de alta velocidad, Oscilación

reloj interno de oscilación de alta velocidad,
o reloj del subsistema
Nota El tiempo de espera es el siguiente:

• Cuando se realiza el servicio de interrupción vectorial: 8 o 9 relojes
• Cuando el servicio de interrupción vectorial no se lleva a cabo: 2 o 3 relojes
Observación La línea discontinua indica el caso cuando la solicitud de interrupción que ha liberado el modo de espera
Se reconoce el modo.
Page 91
(b) Liberación por reinicio de generación de señal

Cuando se genera la señal de reinicio, se libera el modo HALT y luego, como en el caso de un reinicio normal
operación, el programa se ejecuta después de bifurcarse a la dirección de restablecimiento del vector.
Figura 20-4. Liberación del modo HALT por reinicio
(1) Cuando el reloj del sistema de alta velocidad se usa como reloj de la CPU
DETENER
instrucción
Restablecer señal
Operación normal Reiniciar Operación normal

(alta velocidad Reiniciar Procesando (alta velocidad interna
Estado de la CPU reloj del sistema) μ
(11 a 45 s) reloj de oscilación)
Modo HALT período
Alta velocidad Oscilación Oscilación

Oscila detenido detenido Oscila
reloj del sistema
(Oscilación X1)
Tiempo de estabilización de oscilación
(2 11 / f X a 2 16 / f X )
Comenzar la oscilación X1 es
especificado por el software.
(2) Cuando el reloj de oscilación interno de alta velocidad se usa como reloj de CPU
DETENER
instrucción
Restablecer señal

(alta velocidad interna Reiniciar Procesando (alta velocidad interna
Estado de la CPU reloj de oscilación) Modo HALT período μ
Oscilación
Alta velocidad interna Oscila detenido Oscila
reloj de oscilación
Espera la oscilación
estabilización de precisión
(86 a 361 s) μ
(3) Cuando el reloj del subsistema se usa como reloj de la CPU
DETENER
instrucción
Restablecer señal
Reiniciar
Modo de funcionamiento normal
Operación normal Reiniciar Procesando (alta velocidad interna
Estado de la CPU (reloj del subsistema) Modo HALT período (11 a 45 s) μ reloj de oscilación)
Oscilación Oscilación
Reloj del subsistema Oscila detenido detenido Oscila
(Oscilación XT1)
Iniciar la oscilación XT1 es
Página 92
Tabla 20-2. Operación en respuesta a la solicitud de interrupción en modo HALT
Fuente de lanzamiento MK ×font> PR ×font> ES DECIR ISP Operación
Interrupción enmascarable 00 00 00 × Siguiente dirección

solicitud ejecución de instrucciones
00 00 1 × Servicio de interrupción
ejecución
00 1 00 1 Siguiente dirección
× ejecución de instrucciones
00 1 00
00 1 1 1 Servicio de interrupción
ejecución
1 × × × HALT modo mantenido
Reiniciar - - × × Restablecer procesamiento
×: no me importa
20.2.2 Modo STOP
(1) Configuración del modo STOP y estados de funcionamiento

El modo STOP se establece ejecutando la instrucción STOP, y solo se puede configurar cuando el reloj de la CPU
la configuración fue el reloj principal del sistema.
Precaución Debido a que la señal de solicitud de interrupción se utiliza para borrar el modo de espera, si hay una interrupción
fuente con el indicador de solicitud de interrupción establecido y el indicador de máscara de interrupción restablecido, el modo de espera es
borrado de inmediato si está configurado. Por lo tanto, el modo STOP se restablece al modo HALT inmediatamente después
ejecución de la instrucción STOP y el sistema vuelve al modo operativo tan pronto como
ha transcurrido el tiempo de espera establecido utilizando el registro de selección de tiempo de estabilización de oscilación (OSTS).
Los estados operativos en el modo STOP se muestran a continuación.
Página 93
Tabla 20-3. Estados de funcionamiento en modo STOP
Ajuste del modo STOP Cuando la instrucción STOP se ejecuta mientras la CPU está funcionando en el reloj del sistema principal
Cuando la CPU está funcionando Cuando la CPU está funcionando Cuando la CPU está funcionando
Alta velocidad interna X1 Reloj (f X ) Reloj del sistema principal externo
Articulo Reloj de oscilación (f RH ) (f EXCLK )
Reloj del sistema principal f RH Detenido
fX
f EXCLK Entrada inválida
Reloj del subsistema f XT El estado antes de establecer el modo STOP continúa
f EXCLKS Opera o se detiene por entrada de reloj externo
f RL El estado antes de establecer el modo STOP continúa
Memoria flash
RAM Se conserva el estado antes de establecer el modo STOP
Puerto (pestillo)
Temporizador de 16 bits / contador de eventos 00 Nota

Operación
1 detenida
Temporizador / evento de 8 bits 50 Nota 1 Operable solo cuando TI50 está seleccionado como reloj de conteo
mostrador 51 Nota 1 Operable solo cuando se selecciona TI51 como reloj de conteo
Temporizador de 8 bits H0 Operable solo cuando se selecciona la salida TM50 como reloj de conteo durante el temporizador de 8 bits / contador de eventos
50 operaciones
H1 Operable solo cuando f RL , f RL / 2 7 , f RL / 2 9 está seleccionado como reloj de conteo
Reloj temporizador Operable solo cuando el reloj del subsistema está seleccionado como reloj de conteo
Salida de reloj Nota 2 Operable solo cuando el reloj del subsistema está seleccionado como reloj de conteo
Convertidor A / D Operación detenida
Interfaz de serie UART0 Operable solo cuando se selecciona la salida TM50 como reloj serial durante el temporizador de 8 bits / contador de eventos
UART6 50 operaciones
CSI10 Nota 1 Operable solo cuando el reloj externo está seleccionado como reloj serial
<R> CII 0 Nota 1 Operable solo cuando el reloj externo del pin EXSCL0 / P62 está seleccionado como reloj serial
Multiplicador / divisor Nota 3 Operación detenida
Función de encendido claro Operable
Notas 1. No inicie la operación de estas funciones en la entrada de reloj externo desde pines de hardware periférico en el
modo de parada

fX: Reloj X1
f XT : Reloj XT1
Page 94
Precauciones 1. Para usar el hardware periférico que detiene la operación en el modo STOP, y el periférico
hardware para el cual el reloj que deja de oscilar en el modo STOP después del modo STOP es
liberado, reinicie el hardware periférico.
2. Incluso si la opción selecciona "el oscilador interno de baja velocidad puede ser detenido por software"
byte, el reloj de oscilación interno de baja velocidad continúa en el modo STOP en el estado anterior
Se establece el modo STOP. Para detener la oscilación interna del oscilador de baja velocidad en el modo STOP,
deténgalo mediante software y luego ejecute la instrucción STOP.
3. Para acortar el tiempo de estabilización de la oscilación después de que se suelta el modo STOP cuando la CPU funciona
con el reloj del sistema de alta velocidad (oscilación X1), cambie temporalmente el reloj de la CPU al
reloj de oscilación interno de alta velocidad antes de la próxima ejecución de la instrucción STOP. antes de
cambiar el reloj de la CPU del reloj de oscilación interno de alta velocidad al sistema de alta velocidad
reloj (oscilación X1) después de liberar el modo STOP, verifique el tiempo de estabilización de la oscilación
con el registro de estado del contador de tiempo de estabilización de oscilación (OSTC).
<R> 4. Si la instrucción STOP se ejecuta cuando AMPH = 1, el suministro del reloj de la CPU se detiene por 4.06
a 16.12 μs después de que se suelta el modo STOP cuando el reloj de oscilación interno de alta velocidad está
seleccionado como el reloj de la CPU, o por la duración de 160 relojes externos cuando la alta velocidad
El reloj del sistema (entrada de reloj externo) se selecciona como reloj de la CPU.
(2) Liberación del modo STOP
<R> Figura 20-5. Tiempo de operación cuando se libera el modo STOP (cuando la interrupción desenmascarada
Solicitud generada)
Modo de parada
Sistema de alta velocidad

reloj (oscilación X1)

reloj (reloj externo
entrada)
Alta velocidad interna

Espere la precisión de la oscilación.

estabilización (86 a 361 s) μ
reloj (oscilación X1)
se selecciona como CPU Estado de HALT
Reloj del sistema de alta velocidad
reloj cuando PARE (tiempo de estabilización de oscilación establecido por OSTS)
la instrucción se ejecuta
Reloj cambiado automáticamente
reloj (reloj externo
entrada) se selecciona como Reloj del sistema de alta velocidad
Reloj de la CPU cuando se detiene
la instrucción se ejecuta Nota de espera 2
Suministro de reloj detenido (160 relojes) Nota 1
reloj de oscilación es Alta velocidad interna
seleccionado como reloj de la CPU reloj de oscilación
cuando la instrucción STOP
es ejecutado Nota de espera 2 Reloj cambiado por software
Suministro de reloj detenido (4.06 a 16.12 s) Nota 1 μ
Notas 1. Cuando AMPH = 1

2. El tiempo de espera es el siguiente:
Page 95
El modo STOP puede ser liberado por las siguientes dos fuentes.
(a) Liberación por solicitud de interrupción sin máscara

Cuando se genera una solicitud de interrupción sin máscara, se libera el modo STOP. Si interrumpir el reconocimiento
está habilitado, se realiza el servicio de interrupción vectorial. Si el reconocimiento de interrupción está deshabilitado, el siguiente
Se ejecuta la instrucción de dirección.
<R> Figura 20-6. Liberación del modo STOP por generación de solicitud de interrupción (1/2)
(1) Cuando se utiliza el reloj del sistema de alta velocidad (oscilación X1) como reloj de la CPU
Interrumpir Espere
solicitud
DETENER (establecido por OSTS)
instrucción

Operación normal Operación normal
(alta velocidad Espera de estabilización de oscilación (alta velocidad
Estado de la CPU reloj del sistema) Modo de parada (Estado del modo HALT) reloj del sistema)
Alta velocidad
Oscila Oscilación detenida Oscila
reloj del sistema
(Oscilación X1)
Tiempo de estabilización de la oscilación (establecido por OSTS)
(2) Cuando el reloj del sistema de alta velocidad (entrada de reloj externo) se usa como reloj de la CPU (1/2)
• Cuando AMPH = 1
Interrumpir
solicitud
DETENER
instrucción
(alta velocidad Suministro de reloj (alta velocidad
reloj del sistema) Modo de parada detenido Nota de espera reloj del sistema)
Estado de la CPU
(160 relojes)
Alta velocidad
reloj del sistema
(entrada de reloj externo)

Observación Las líneas discontinuas indican el caso cuando la solicitud de interrupción ha liberado el modo de espera
es reconocido
Page 96
<R> Figura 20-6. Liberación del modo STOP por generación de solicitud de interrupción (2/2)
(2) Cuando el reloj del sistema de alta velocidad (entrada de reloj externo) se utiliza como reloj de la CPU (2/2)
• Cuando AMPH = 0
Interrumpir
DETENER solicitud
instrucción

(alta velocidad (alta velocidad
Estado de la CPU reloj del sistema) Modo de parada espera
Nota de
reloj del sistema)
Alta velocidad Oscilación detenida Oscila

Oscila
reloj del sistema
(entrada de reloj externo)
• Cuando AMPH = 1
Interrumpir
DETENER solicitud
instrucción

(alta velocidad interna Suministro de reloj (alta velocidad interna
reloj de oscilación) Modo de parada detenido Nota de espera reloj de oscilación)
Estado de la CPU
(4.06 a 16.12 s) μ
Alta velocidad interna Oscila Oscilación detenida Oscila
(86 a 361 s) μ
• Cuando AMPH = 0
Interrumpir
DETENER solicitud
instrucción

(alta velocidad interna (alta velocidad interna
reloj de oscilación) Modo de parada Nota de espera reloj de oscilación)
Estado de la CPU

(86 a 361 s) μ
Observación Las líneas discontinuas indican el caso cuando la solicitud de interrupción ha liberado el modo de espera
es reconocido
Page 97
(b) Liberación por reinicio de generación de señal

Cuando se genera la señal de reinicio, se libera el modo STOP y luego, como en el caso de un reinicio normal
operación, el programa se ejecuta después de bifurcarse a la dirección de restablecimiento del vector.
Figura 20-7. Liberación del modo STOP por reinicio
(1) Cuando el reloj del sistema de alta velocidad se usa como reloj de la CPU
DETENER
instrucción
Restablecer señal

(alta velocidad Reiniciar Procesando (alta velocidad interna
Estado de la CPU reloj del sistema) Modo de parada período (11 a 45 s) μ reloj de oscilación)
Oscilación Oscilación
Alta velocidad Oscila Oscilación detenida detenido detenido Oscila
reloj del sistema
(Oscilación X1) Tiempo de estabilización de oscilación
(2 11 / f X a 2 16 / f X )
Comenzar la oscilación X1 es
DETENER
instrucción
Restablecer señal

(alta velocidad interna Reiniciar Procesando (alta velocidad interna
Estado de la CPU reloj de oscilación) Modo de parada período μ
Oscilación
Alta velocidad interna Oscila Oscilación detenida detenido Oscila
(86 a 361 s) μ
Tabla 20-4. Operación en respuesta a la solicitud de interrupción en modo STOP
Fuente de lanzamiento MK ×font> PR ×font> ES DECIR ISP Operación
Interrupción enmascarable 00 00 00 × Siguiente dirección
solicitud ejecución de instrucciones
00 00 1 × Servicio de interrupción
ejecución
00 1 00 1 Siguiente dirección
× ejecución de instrucciones
00 1 00
00 1 1 1 Servicio de interrupción
ejecución
1 × × × Modo STOP retenido
Reiniciar - - × × Restablecer procesamiento
×: no me importa
98
CAPÍTULO 21 FUNCIÓN RESET
Las siguientes cuatro operaciones están disponibles para generar una señal de reinicio.
(1) Entrada de reinicio externo a través del pin RESET

(2) Restablecimiento interno mediante detección de bucle del programa del temporizador de vigilancia
(3) Restablecimiento interno mediante la comparación de la tensión de alimentación y la tensión de detección del circuito de encendido sin borrado (POC)
(4) Restablecimiento interno mediante la comparación de la tensión de alimentación y la tensión de detección del detector de baja potencia (LVI)
Los reinicios externos e internos no tienen diferencias funcionales. En ambos casos, la ejecución del programa comienza en la dirección
a 0000H y 0001H cuando se genera la señal de reinicio.
Se aplica un reinicio cuando se ingresa un nivel bajo al pin RESET, el temporizador de vigilancia se desborda, o por POC y LVI
detección de voltaje de circuito, y cada elemento de hardware se establece en el estado que se muestra en las Tablas 21-1 y 21-2. Cada pin es
alta impedancia durante la generación de la señal de reinicio o durante el tiempo de estabilización de la oscilación justo después de una liberación de reinicio,
excepto para P130, que es salida de bajo nivel.
Cuando se ingresa un nivel bajo al pin RESET, el dispositivo se reinicia. Se libera del estado de reinicio cuando un alto
el nivel se ingresa al pin RESET y la ejecución del programa se inicia con el reloj de oscilación interno de alta velocidad después
reiniciar el procesamiento. El temporizador de vigilancia reinicia automáticamente y la ejecución del programa comienza a utilizar el
reloj de oscilación interno de alta velocidad (ver Figuras 21-2 a 21-4 ) después del proceso de reinicio. Restablecimiento por POC y circuito LVI
la detección de la fuente de alimentación se libera automáticamente cuando V DD ≥ V POC o V DD ≥ V LVI después del reinicio y programa
la ejecución comienza utilizando el reloj de oscilación interno de alta velocidad (vea el CAPÍTULO 22 CIRCUITO DE ENCENDIDO DE ENCENDIDO)
y CAPÍTULO 23 DETECTOR DE BAJO VOLTAJE ) después del proceso de reinicio.
Precauciones 1. Para un reinicio externo, ingrese un nivel bajo durante 10 μs o más en el pin RESET.
2. Durante la entrada de reinicio, el reloj X1, el reloj XT1, el reloj interno de oscilación de alta velocidad y el reloj interno
El reloj de oscilación de baja velocidad deja de oscilar. Entrada de reloj del sistema principal externo y externo
la entrada del reloj del subsistema deja de ser válida.
3. Cuando el modo STOP se libera mediante un reinicio, el contenido del modo STOP se mantiene durante el reinicio
entrada. Sin embargo, los pines del puerto se vuelven de alta impedancia, a excepción de P130 Note , que se establece en
salida de bajo nivel.
Page 99
498
Figura 21-1. Diagrama de bloques de la función de reinicio
Bus interno
Restablecer bandera de control

registrarse (RESF)
WDTRF LVIRF
Conjunto Conjunto
Señal de reinicio del temporizador de vigilancia
Claro Claro
Manual de usuario U1
7336EJ5V0UD
REINICIAR Restablecer señal al registro LVIM / LVIS
Señal de reinicio del circuito de encendido al borrar
Restablecer señal
Señal de reinicio del detector de bajo voltaje
Precaución Un reinicio interno del circuito LVI no reinicia el circuito LVI.
Observaciones 1. LVIM: registro de detección de bajo voltaje

2. LVIS: registro de selección de nivel de detección de bajo voltaje
Página 100
Figura 21-2. Tiempo de reinicio por entrada de RESET
(86 a 361 s) µ

El inicio de la oscilación X1 lo especifica el software.

(cuando se selecciona la oscilación X1)
Reiniciar
Período de reinicio Procesando Operación normal
Reloj de la CPU Operación normal
(parada de oscilación) (11 a 45 s) µ (reloj de oscilación interno de alta velocidad)
REINICIAR
Señal de reinicio interno
Retrasar Retrasar
(5 sµ(TIP.))
Pin de puerto Hola-z
(excepto P130 Nota 1 )
Pin de puerto
Nota 2
(P130 Nota 1 )
Observación Cuando se efectúa el reinicio, P130 Nota 1 emite un nivel bajo. Si P130 Note 1 está configurado para emitir un nivel alto antes de reiniciar
se efectúa, la señal de salida de P130 Note 1 se puede emitir como señal de reinicio de la CPU.

2. Configure P130 en salida de alto nivel por software.
Figura 21-3. Tiempo de reinicio debido a desbordamiento del temporizador de vigilancia
(86 a 361 s) µ


Reiniciar
Período de reinicio Procesando Operación normal
Reloj de la CPU Operación normal
(parada de oscilación) (11 a 45 s) µ (reloj de oscilación interno de alta velocidad)
Temporizador de vigilancia
Desbordamiento
Pin de puerto
Nota 2
(P130 Nota 1 )
Precaución Un reinicio interno del temporizador de vigilancia restablece el temporizador de vigilancia.
Observación Cuando se efectúa el reinicio, P130 Nota 1 emite un nivel bajo. Si P130 Note 1 está configurado para emitir un nivel alto antes de reiniciar
se efectúa, la señal de salida de P130 Note 1 se puede emitir como señal de reinicio de la CPU.

Page 101
Figura 21-4. Tiempo de reinicio en modo STOP por entrada RESET
DETENER la ejecución de la instrucción estabilización de precisión
(86 a 361 s) µ


Reiniciar
Normal Estado de parada Período de reinicio Procesando Operación normal
Reloj de la CPU
operación (parada de oscilación) (parada de oscilación) (11 a 45 s)µ (reloj de oscilación interno de alta velocidad)
REINICIAR
Retrasar Retrasar
(5 s µ(TIP.))
Pin de puerto
Nota 2
(P130 Nota 1 )
Observaciones 1. Cuando se efectúa el reinicio, P130 Nota 1 emite un nivel bajo. Si P130 Note 1 está configurado para generar un nivel alto antes
el reinicio se efectúa, la señal de salida de P130 Note 1 se puede emitir como señal de reinicio de la CPU.
2. Para el tiempo de reinicio del circuito de encendido al despejar y el detector de bajo voltaje, vea el CAPÍTULO 22
CIRCUITO POWER-ON-CLEAR y CAPÍTULO 23 DETECTOR DE BAJO VOLTAJE .

Page 102
Tabla 21-1. Estados de operación durante el período de reinicio
Articulo Durante el período de reinicio
Reloj del sistema El suministro de reloj a la CPU se detiene.
Reloj del sistema principal f RH Operación detenida
fX Operación detenida (el pin es el modo de puerto de E / S)
f EXCLK Entrada de reloj no válida (el pin es el modo de puerto de E / S)
Reloj del subsistema f XT Operación detenida (el pin es el modo de puerto de E / S)
f EXCLKS Entrada de reloj no válida (el pin es el modo de puerto de E / S)
f RL Operación detenida
UPC
Memoria flash
RAM
Puerto (pestillo)
Temporizador de 16 bits / contador de eventos 00
Temporizador / evento de 8 bits 50

mostrador
51
H1
Reloj temporizador
Temporizador de vigilancia
Salida de reloj Nota 1
Convertidor A / D
Interfaz de serie UART0
UART6
CSI10
IIC0
Función de encendido claro Operable
Función de detección de bajo voltaje Operación detenida
2. µ PD78F0514, 78F0515 y 78F0515D solamente.
fX: Reloj de oscilación X1

f XT : Reloj de oscilación XT1
Page 103
Tabla 21-2. Estados de hardware después del reconocimiento de reinicio (1/3)
Hardware Después de reiniciar

Nota de reconocimiento 1
Contador de programa (PC) Los contenidos de la

restablecer tabla de vectores
(0000H, 0001H) son

conjunto.
Puntero de pila (SP) Indefinido
Palabra de estado del programa (PSW) 02H
RAM Memoria de datos Nota no definida 2
Registros de uso general Nota no definida 2
Registros de puertos (P0 a P4, P6, P7, P12, P13 Nota 3 , P14 Nota 3 ) (pestillos de salida) 00H
Registros de modo de puerto (PM0 a PM4, PM6, PM7, PM12, PM14 Nota 3 ) FFH
Registros opcionales de resistencia pull-up (PU0, PU1, PU3, PU4, PU7, PU12, PU14 Nota 3 ) 00H
Registro de conmutación de tamaño de RAM de expansión interna (IXS) 0CH Nota 4
Registro de cambio de tamaño de memoria interna (IMS) CFH Nota 4
Registro de selección del modo de operación del reloj (OSCCTL) 00H
Registro de control de reloj del procesador (PCC) 01H
Registro de modo de oscilación interna (RCM) 80H
Registro de control OSC principal (MOC) 80H
Registro de modo de reloj principal (MCM) 00H
Registro de estado del contador de tiempo de estabilización de oscilación (OSTC) 00H
Registro de selección de tiempo de estabilización de oscilación (OSTS) 05H
Temporizador / evento de 16 bits Contador de tiempo 00 (TM00) 0000H

contador 00 Capturar / comparar registros 000, 010 (CR000, CR010) 0000H
Registro de control de modo 00 (TMC00) 00H
Registro de modo preescalador 00 (PRM00) 00H
Captura / compara el registro de control 00 (CRC00) 00H
Registro de control de salida del temporizador 00 (TOC00) 00H
Notas 1. Durante la generación de la señal de reinicio o el tiempo de estabilización de la oscilación, espere, solo el contenido de la PC entre
los estados de hardware se vuelven indefinidos. Todos los demás estados de hardware permanecen sin cambios después del reinicio.
2. Cuando se ejecuta un restablecimiento en el modo de espera, el estado de restablecimiento previo se mantiene incluso después del restablecimiento.
4. Los valores iniciales del registro de conmutación del tamaño de la memoria interna (IMS) y el tamaño de la RAM de expansión interna
el registro de conmutación (IXS) después de una liberación de reinicio es constante (IMS = CFH, IXS = 0CH) en todos los 78K0 / KC2
productos, independientemente de la capacidad de la memoria interna. Por lo tanto, después de liberar un reinicio, asegúrese de configurar
Los siguientes valores para cada producto.
Versión de memoria flash (78K0 / KC2) SOY S IXS
µ PD78F0511 04H 0CH
µ PD78F0512 C6H
µ PD78F0513, 78F0513D Nota 5

C8H
µ PD78F0514 CCH 0AH
µ PD78F0515, 78F0515D Nota 5

CFH 08H
<R> 5. Las capacidades de ROM y RAM de los productos con la función de depuración en chip se pueden depurar mediante
establecer IMS e IXS, de acuerdo con los productos de destino de depuración. Establecer IMS e IXS de acuerdo con la depuración
productos de destino.
Página 104
Hardware Estado después de restablecer

Temporizador / evento de 8 bits Contadores de tiempo 50, 51 (TM50, TM51) 00H

mostradores 50, 51 Comparar registros 50, 51 (CR50, CR51) 00H
La selección del reloj temporizador registra 50, 51 (TCL50, TCL51) 00H
El control de modo registra 50, 51 (TMC50, TMC51) 00H
Temporizadores de 8 bits H0, H1 Comparar registros 00, 10, 01, 11 (CMP00, CMP10, CMP01, CMP11) 00H
Registros de modo (TMHMD0, TMHMD1) 00H
Registro de control de operador 1 (TMCYC1) Nota 2 00H
Reloj temporizador Registro de modo de operación (WTM) 00H
Salida de reloj Registro de selección de salida de reloj (CKS) 00H

controlador Nota 3
Temporizador de vigilancia Habilitar registro (WDTE) 1AH / 9AH Nota 4
Convertidor A / D Registro de resultados de conversión A / D de 10 bits (ADCR) 0000H
Registro de resultados de conversión A / D de 8 bits (ADCRH) 00H
Registro de modo (ADM) 00H
Registro de especificación de canal de entrada analógica (ADS) 00H
Registro de configuración de puerto A / D (ADPC) 00H
Interfaz de serie Recibir el registro de búfer 0 (RXB0) FFH

UART0 Transmitir registro de desplazamiento 0 (TXS0) FFH
Interfaz serie asíncrona modo de operación registro 0 (ASIM0) 01H
Registro de estado de error de recepción de interfaz serie asíncrona 0 (ASIS0) 00H
Registro de control del generador de velocidad en baudios 0 (BRGC0) 1FH
Interfaz de serie Recibir el registro de búfer 6 (RXB6) FFH

UART6 Transmitir registro de búfer 6 (TXB6) FFH
Modo de operación de interfaz serial asíncrono, registro 6 (ASIM6) 01H
Registro de estado de error de recepción de interfaz serie asíncrona 6 (ASIS6) 00H
Registro de estado de transmisión asíncrono de interfaz serie 6 (ASIF6) 00H
Registro de selección de reloj 6 (CKSR6) 00H
Registro de control del generador de velocidad en baudios 6 (BRGC6) FFH
Registro de control de interfaz serial asíncrono 6 (ASICL6) 16H
Registro de control de interruptor de entrada (ISC) 00H
Interfaz de serie Transmitir registro de búfer 10 (SOTB10) 00H

CSI10 Registros de desplazamiento de E / S en serie 10 (SIO10) 00H
El modo de operación en serie registra 10 (CSIM10) 00H
Registros de selección de reloj en serie 10 (CSIC10) 00H
2. Temporizador de 8 bits H1 solamente.
4. El valor de restablecimiento de WDTE está determinado por la configuración de bytes de opción.
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Hardware Estado después de restablecer

Interfaz serie IIC0 Registro de desplazamiento 0 (IIC0) 00H
Registro de control 0 (IICC0) 00H
Registro de dirección de esclavo 0 (SVA0) 00H
Registro de selección de reloj 0 (IICCL0) 00H
Registro de expansión de funciones 0 (IICX0) 00H
Registro de estado 0 (IICS0) 00H
Registro de marca 0 (IICF0) 00H
Multiplicador / divisor Nota 2 Registro de datos restantes 0 (SDR0) 0000H
Registro de datos de multiplicación / división A0 (MDA0H, MDA0L) 0000H
Registro de datos de multiplicación / división B0 (MDB0) 0000H
Registro de control multiplicador / divisor 0 (DMUC0) 00H
Interrupción clave Registro de modo de retorno de clave (KRM) 00H
Función de reinicio Restablecer registro de bandera de control (RESF) 00H Nota 3
Detector de baja tensión Registro de detección de bajo voltaje (LVIM) 00H Nota 3
Registro de selección de nivel de detección de bajo voltaje (LVIS) 00H Nota 3
Interrumpir La solicitud de registro registra 0L, 0H, 1L, 1H (IF0L, IF0H, IF1L, IF1H) 00H
La bandera de máscara registra 0L, 0H, 1L, 1H (MK0L, MK0H, MK1L, MK1H) FFH
El indicador de especificación de prioridad registra 0L, 0H, 1L, 1H (PR0L, PR0H, PR1L, FFH
PR1H)
Registro de habilitación de borde ascendente de interrupción externa (EGP) 00H
Registro de habilitación de borde descendente de interrupción externa (EGN) 00H
2. El multiplicador / divisor solo está disponible en µ PD78F0514, 78F0515 y 78F0515D.

3. Estos valores varían según la fuente de reinicio.
Restablecer fuente RESET Entrada Restablecer por POC Restablecer por WDT Restablecer por LVI
Registrarse
RESF Bit WDTRF Borrado (0) Borrado (0) Serie 1) Retenida
Bit LVIRF Retenida Serie 1)
LVIM Autorizado (00H) Autorizado (00H) Autorizado (00H) Retenida
LVIS
Page 106
21.1 Registrarse para confirmar restablecer fuente
Existen muchas fuentes de generación de reinicio interno en el 78K0 / KC2. El registro de bandera de control de reinicio (RESF) se utiliza para
almacenar qué fuente ha generado la solicitud de reinicio.
RESF puede leerse mediante una instrucción de manipulación de memoria de 8 bits.
RESTABLECER la entrada, restablecer mediante el circuito de encendido al despejar (POC) y leer RESF establecer RESF en 00H.
Figura 21-5. Formato de Restablecer registro de bandera de control (RESF)
Dirección: FFACH Después de reiniciar: 00H Nota R
Símbolo 77 66 55 44 3 2 1 00
RESF 00 00 00 WDTRF 00 00 00 LVIRF
WDTRF Solicitud de reinicio interno por temporizador de vigilancia (WDT)
00 La solicitud de reinicio interno no se genera o RESF se borra.
1 Se genera una solicitud de reinicio interno.
LVIRF Solicitud de reinicio interno por detector de bajo voltaje (LVI)
00 La solicitud de reinicio interno no se genera o RESF se borra.
1 Se genera una solicitud de reinicio interno.
Nota El valor después del reinicio varía según la fuente de reinicio.
Precaución No lea datos mediante una instrucción de manipulación de memoria de 1 bit.
El estado de RESF cuando se genera una solicitud de reinicio se muestra en la Tabla 21-3.
Tabla 21-3. Estado RESF cuando se genera la solicitud de reinicio
Restablecer fuente RESET Entrada Restablecer por POC Restablecer por WDT Restablecer por LVI
Bandera
WDTRF Borrado (0) Borrado (0) Serie 1) Retenida
LVIRF Retenida Serie 1)
Page 107
CAPÍTULO 22 CIRCUITO DE ENCENDIDO DESPEJADO
22.1 Funciones del circuito Power-on-Clear
El circuito power-on-clear (POC) tiene las siguientes funciones.
• Genera una señal de reinicio interno al encender.
En el modo POC de 1.59 V (byte de opción: POCMODE = 0), la señal de reinicio se libera cuando la tensión de alimentación
(V DD ) excede 1.59 V ± 0.15 V.
En el modo POC de 2.7 V / 1.59 V (byte de opción: POCMODE = 1), la señal de reinicio se libera cuando el suministro
voltaje (V DD ) excede 2.7 V ± 0.2 V.
• Compara el voltaje de alimentación (V DD ) y el voltaje de detección (V POC = 1.59 V ± 0.15 V), genera una señal de reinicio interno
cuando V DD <V POC .
Precaución Si se genera una señal de reinicio interno en el circuito POC, el registro de bandera de control de reinicio (RESF)
se despeja a 00H.
Observación El 78K0 / KC2 incorpora múltiples funciones de hardware que generan una señal de reinicio interno. Una bandera
eso indica que la fuente de reinicio se encuentra en el registro de bandera de control de reinicio (RESF) para cuando un
La señal de reinicio es generada por el temporizador de vigilancia (WDT) o el detector de bajo voltaje (LVI). RESF no es
se borra a 00H y el indicador se establece en 1 cuando WDT o LVI generan una señal de reinicio interno.
Para obtener detalles de RESF, consulte el CAPÍTULO 21 FUNCIÓN DE RESTAURACIÓN .
108
22.2 Configuración del circuito Power-on-Clear
El diagrama de bloques del circuito power-on-clear se muestra en la Figura 22-1.
Figura 22-1. Diagrama de bloques del circuito Power-on-Clear
V DD
V DD
+
Referencia
voltaje
fuente
22.3 Operación del circuito Power-on-Clear
(1) En modo POC de 1.59 V (byte de opción: POCMODE = 0)

• Se genera una señal de reinicio interno en la aplicación de energía. Cuando la tensión de alimentación (V DD ) excede el
voltaje de detección (V POC = 1.59 V ± 0.15 V), se libera el estado de reinicio.

• Se comparan la tensión de alimentación (V DD ) y la tensión de detección (V POC = 1,59 V ± 0,15 V). Cuando V DD <V POC , el
Se genera una señal de reinicio interno. Se libera cuando V DD ≥ V POC .
(2) En modo POC de 2.7 V / 1.59 V (byte de opción: POCMODE = 1)

• Se genera una señal de reinicio interno en la aplicación de energía. Cuando la tensión de alimentación (V DD ) excede el
voltaje de detección (V DDPOC = 2.7 V ± 0.2 V), se libera el estado de reinicio.

• Se comparan la tensión de alimentación (V DD ) y la tensión de detección (V POC = 1,59 V ± 0,15 V). Cuando V DD <V POC , el
Se genera una señal de reinicio interno. Se libera cuando V DD ≥ V DDPOC .
El tiempo de generación de la señal de reinicio interno por el circuito de encendido y el detector de bajo voltaje es
mostrado a continuación.
Page 109
Figura 22-2. Momento de la generación de la señal de reinicio interno por el circuito de encendido al borrar
y detector de bajo voltaje (1/2)
Establecer LVI para ser Establecer LVI para ser Establecer LVI para ser
utilizado para restablecer usado para interrumpir utilizado para restablecer
Tensión de alimentación
(V DD )
V LVI
1.8 V Notas 1, 2, 3
V POC = 1.59 V (TYP.)

0.5 V / ms (MIN.) Notas 2, 3
0V
Nota 4 (86 a 361 s) μ Nota 4

reloj de oscilación (f RH )
La oscilación inicial es La oscilación inicial es La oscilación inicial es

Alta velocidad especificado por el software. especificado por el software. especificado por el software.
reloj del sistema (f XH )
(cuando la oscilación X1
está seleccionado)
Esperar el voltaje Operación normal Período de reinicio Operación normal Período de reinicio
Esperar el voltaje Operación normal
estabilización (alta velocidad interna (oscilación (alta velocidad interna (oscilación estabilización (alta velocidad interna
Operación (1,93 a 5,39 ms) reloj de oscilación ) Nota 5 detener) reloj de oscilación) Nota 5 detener) (1,93 a 5,39 ms) reloj de oscilación) Nota 5
UPC La operación se detiene
paradas
Restablecer procesamiento (11 a 45 s) μ Restablecer procesamiento (11 a 45 s) μ Restablecer procesamiento (11 a 45 s) μ
<R> Notas 1. El rango de operación garantizado para los productos estándar y de grado (A) es 1.8 V ≤ V DD ≤ 5.5 V, y
2.7 V ≤ V DD ≤ 5.5 V para los productos de grado (A2). Para establecer el rango de voltaje por debajo del garantizado
rango de operación al estado de reinicio cuando cae la tensión de alimentación, use la función de reinicio del
detector de voltaje, o ingrese un nivel bajo al pin RESET.
<R> 2. Con los productos estándar y de grado (A), si el voltaje aumenta a 1.8 V a una velocidad menor a 0.5 V / ms
(MIN.) En la aplicación de alimentación, ingrese un nivel bajo al pin RESET después de la aplicación de alimentación y antes de
el voltaje alcanza 1.8 V, o establezca el modo POC 2.7 V / 1.59 V usando un byte opcional (POCMODE = 1).
<R> 3. Con los productos de grado (A2), si el voltaje aumenta a 2.7 V a una velocidad menor a 0.75 V / ms (MIN.) En
aplicación de alimentación, ingrese un nivel bajo al pin RESET después de la aplicación de alimentación y antes del voltaje
alcanza 2.7 V.
4. El tiempo de estabilización de precisión de oscilación del reloj de oscilación interno de alta velocidad se incluye en el
tiempo de estabilización de voltaje interno.
5. El reloj de la CPU se puede cambiar del reloj de oscilación interno de alta velocidad al sistema de alta velocidad
reloj o al reloj del subsistema. Para usar el reloj X1, use el registro OSTC para confirmar el lapso de
El tiempo de estabilización de la oscilación. Para usar el reloj XT1, use la función de temporizador para confirmar
lapso del tiempo de estabilización.
Precaución Configure el detector de bajo voltaje por software después de que se libere el estado de reinicio (consulte el CAPÍTULO 23
DETECTOR DE BAJO VOLTAJE).
Observación V LVI : voltaje de detección de LVI

V POC : voltaje de detección de POC
Page 110
Figura 22-2. Momento de la generación de la señal de reinicio interno por el circuito de encendido al borrar
y detector de bajo voltaje (2/2)
Establecer LVI para ser Establecer LVI para ser Establecer LVI para ser
utilizado para restablecer usado para interrumpir utilizado para restablecer
(V DD )
V LVI
V DDPOC = 2.7 V (TYP.)
1.8 V Nota 1
V POC = 1.59 V (TYP.)
0V
Espera la oscilación Espera la oscilación Espera la oscilación

estabilización de precisión estabilización de precisión estabilización de precisión
(86 a 361 s) μ (86 a 361 s) μ (86 a 361 s) μ

reloj de oscilación (f RH )
La oscilación inicial es La oscilación inicial es La oscilación inicial es

Alta velocidad especificado por el software. especificado por el software. especificado por el software.
reloj del sistema (f XH )
(cuando la oscilación X1
está seleccionado)
Operación normal Período de reinicio Operación normal Período de reinicio Operación normal
(alta velocidad interna (oscilación (alta velocidad interna (oscilación (alta velocidad interna
Operación reloj de oscilación) Nota 2 detener) reloj de oscilación) Nota 2 detener) reloj de oscilación) Nota 2
UPC paradas La operación se detiene
μ μ μ
Restablecer procesamiento (11 a 45 s) Restablecer procesamiento (11 a 45 s) Restablecer procesamiento (11 a 45 s)
<R> Notas 1. El rango de operación garantizado para los productos estándar y de grado (A) es 1.8 V ≤ V DD ≤ 5.5 V, y
2.7 V ≤ V DD ≤ 5.5 V para los productos de grado (A2). Para establecer el rango de voltaje por debajo del garantizado
rango de operación al estado de reinicio cuando cae la tensión de alimentación, use la función de reinicio del
detector de voltaje, o ingrese un nivel bajo al pin RESET.
2. El reloj de la CPU se puede cambiar del reloj de oscilación interno de alta velocidad al sistema de alta velocidad
reloj o al reloj del subsistema. Para usar el reloj X1, use el registro OSTC para confirmar el lapso de
El tiempo de estabilización de la oscilación. Para usar el reloj XT1, use la función de temporizador para confirmar
lapso del tiempo de estabilización.
Precauciones 1. Configure el detector de bajo voltaje por software después de que se libere el estado de reinicio (consulte el CAPÍTULO 23
DETECTOR DE BAJO VOLTAJE).
2. Se requiere un tiempo de estabilización de oscilación de voltaje de 1.93 a 5.39 ms después del voltaje de suministro
alcanza 1,59 V (TYP.). Si el voltaje de suministro aumenta de 1.59 V (TYP.) A 2.7 V (TYP.) Dentro de 1.93
ms, el tiempo de estabilización de oscilación de la fuente de alimentación de 0 a 5,39 ms se genera automáticamente
antes de reiniciar el procesamiento.
Observación V LVI : voltaje de detección de LVI

V POC : voltaje de detección de POC
Página 111
22.4 Precauciones para el circuito Power-on-Clear
En un sistema donde la tensión de alimentación (V DD ) fluctúa durante un cierto período cerca de la detección de POC
voltaje (V POC ), el sistema puede reiniciarse repetidamente y liberarse del estado de reinicio. En este caso, el tiempo desde
La liberación de reinicio al inicio de la operación del microcontrolador se puede establecer de forma arbitraria mediante la siguiente acción.
<Acción>
Después de liberar la señal de reinicio, espere el período de fluctuación de la tensión de alimentación de cada sistema mediante un
contador de software que usa un temporizador y luego inicializa los puertos.
Figura 22-3. Ejemplo de procesamiento de software después de la versión de reinicio (1/2)
• Si la fluctuación del voltaje de suministro es de 50 ms o menos cerca del voltaje de detección de POC
Reiniciar
Inicialización ; Verifique la fuente de reinicio Nota 2

procesamiento <1> Inicializa el puerto.
Encendido claro
; f PRS = reloj de oscilación interno de alta velocidad (8.4 MHz (MAX.)) (predeterminado)
Fuente: f PRS (8.4 MHz (MAX.)) / 2 12 ,
Configuración del temporizador de 8 bits H1
donde valor de comparación = 102: ≅ 50 ms
(para medir 50 ms)
El temporizador comienza (TMHE1 = 1).
Borrando WDT
Nota 1
No ¿Han pasado 50 ms?

(TMIFH1 = 1?)
si
Inicialización ; Ajuste de la relación de división del reloj del sistema,

procesamiento <2> como la configuración del temporizador o el convertidor A / D
Notas 1. Si el restablecimiento se genera nuevamente durante este período, el proceso de inicialización <2> no se inicia.
2. Se muestra un diagrama de flujo en la página siguiente.
112
Figura 22-3. Ejemplo de procesamiento de software después de la versión de reinicio (2/2)
• Verificación de la fuente de reinicio
Comprobar fuente de reinicio
si
WDTRF de RESF
registrarse = 1?
No
Restablecer procesamiento por
temporizador de vigilancia
si
LVIRF de RESF
registrarse = 1?
No
Restablecer procesamiento por
detector de baja tensión
Encendido claro / externo

reinicio generado
113
CAPÍTULO 23 DETECTOR DE BAJA TENSIÓN
23.1 Funciones del detector de bajo voltaje
El detector de bajo voltaje (LVI) tiene las siguientes funciones.
• El circuito LVI compara la tensión de alimentación (V DD ) con la tensión de detección (V LVI ) o la tensión de entrada de un
pin de entrada externa (EXLVI) con el voltaje de detección (V EXLVI = 1.21 V (TYP.): fijo), y genera un interno
restablecimiento o señal de interrupción interna.
• El software puede seleccionar el voltaje de alimentación (V DD ) o el voltaje de entrada desde un pin de entrada externo (EXLVI).
• La función de reinicio o interrupción puede seleccionarse mediante software.
• El software puede cambiar los niveles de detección (16 niveles) de voltaje de alimentación.
• Operable en modo STOP.
Las señales de reinicio e interrupción se generan de la siguiente manera, según la selección del software.
Selección de detección de nivel de tensión de alimentación (V DD ) Detección de nivel de selección de voltaje de entrada desde
(LVISEL = 0) Pin de entrada externa (EXLVI) (LVISEL = 1)
Selecciona restablecer (LVIMD = 1). Selecciona interrupción (LVIMD = 0). Selecciona restablecer (LVIMD = 1). Selecciona interrupción (LVIMD = 0).
Genera un reinicio interno Genera una interrupción interna. Genera un reinicio interno Genera una interrupción interna.
señal cuando V DD <V LVI y señal cuando V DD cae más bajo señal cuando EXLVI <V EXLVI señal cuando cae EXLVI
libera la señal de reinicio cuando que V LVI (V DD <V LVI ) o cuando y libera la señal de reinicio menor que V EXLVI (EXLVI <
V DD ≥ V LVI . V DD se convierte en V LVI o superior cuando EXLVI ≥ V EXLVI . V EXLVI ) o cuando EXLVI
(V DD ≥ V LVI ). se convierte en V EXLVI o superior

(EXLVI ≥ V EXLVI ).
Observación LVISEL: Bit 2 del registro de detección de bajo voltaje (LVIM)

LVIMD: Bit 1 de LVIM
Mientras el detector de bajo voltaje está funcionando, ya sea el voltaje de suministro o el voltaje de entrada de una entrada externa
el pin es mayor o menor que el nivel de detección se puede verificar leyendo la bandera de detección de bajo voltaje (LVIF: bit 0
de LVIM).
Cuando el detector de bajo voltaje se usa para reiniciar, el bit 0 (LVIRF) del registro de bandera de control de reinicio (RESF) se establece en 1 si
reinicio ocurre. Para obtener detalles de RESF, consulte el CAPÍTULO 21 FUNCIÓN DE RESTAURACIÓN .
114
23.2 Configuración del detector de bajo voltaje
El diagrama de bloques del detector de bajo voltaje se muestra en la Figura 23-1.
Figura 23-1. Diagrama de bloques del detector de bajo voltaje
V DD
V DD
N-ch
+
EXLVI / P120 /
INTP0 - Selector
selector de nivel Selector

INTLVI
Detección de bajo voltaje
Referencia
44 voltaje
fuente
LVIS3 LVIS2 LVIS1 LVIS0 LVION LVISEL LVIMD LVIF
Nivel de detección de bajo voltaje Registro de detección de bajo voltaje

registro de selección (LVIS) (LVIM)
Bus interno
23.3 Registros que controlan el detector de bajo voltaje
El detector de bajo voltaje es controlado por los siguientes registros.
• Registro de detección de bajo voltaje (LVIM)

• Registro de selección de nivel de detección de bajo voltaje (LVIS)
• Registro de modo de puerto 12 (PM12)
(1) Registro de detección de bajo voltaje (LVIM)

Este registro establece la detección de bajo voltaje y el modo de operación.
Este registro puede establecerse mediante una instrucción de manipulación de memoria de 1 bit u 8 bits.
<R> La generación de una señal de reinicio que no sea un reinicio de LVI borra este registro a 00H.
115 de 1189.
Figura 23-2. Formato de registro de detección de bajo voltaje (LVIM)
Dirección: FFBEH Después de restablecer: 00H Nota 1 R / W Nota 2
Símbolo <7> 66 55 44 3 <2> <1> <0>
LVIM LVION 00 00 00 00 LVISEL LVIMD LVIF
LVION Notas 3, 4 Permite la operación de detección de bajo voltaje
00 Deshabilita la operación
1 Permite la operación
LVISEL Nota 3 Selección de detección de voltaje
00 Detecta el nivel de tensión de alimentación (V DD )
1 Detecta el nivel de voltaje de entrada desde el pin de entrada externo (EXLVI)
LVIMD Nota 3 Selección del modo de operación de detección de bajo voltaje (interrupción / reinicio)
00 • LVISEL = 0: genera una señal de interrupción interna cuando cae la tensión de alimentación (V DD )
menor que el voltaje de detección (V LVI ) (V DD <V LVI ) o cuando V DD se convierte

V LVI o superior (V DD ≥ V LVI ).
• LVISEL = 1: genera una señal de interrupción cuando el voltaje de entrada de un dispositivo externo
el pin de entrada (EXLVI) cae más bajo que el voltaje de detección (V EXLVI ) (EXLVI <
V EXLVI ) o cuando EXLVI se convierte en V EXLVI o superior (EXLVI ≥ V EXLVI ).
1 • LVISEL = 0: genera una señal de reinicio interno cuando la tensión de alimentación (V DD ) <
detección de voltaje (V LVI ) y libera la señal de reinicio cuando V DD ≥ V LVI .

• LVISEL = 1: genera una señal de reinicio interno cuando el voltaje de entrada de un
pin de entrada externa (EXLVI) <voltaje de detección (V EXLVI ) y libera el

restablecer la señal cuando EXLVI ≥ V EXLVI .
Nota 4 de LVIF Bandera de detección de bajo voltaje
00 • LVISEL = 0: tensión de alimentación (V DD ) ≥ tensión de detección (V LVI ), o cuando la operación es
discapacitado
• LVISEL = 1: voltaje de entrada desde el pin de entrada externo (EXLVI) ≥ voltaje de detección (V EXLVI ),
o cuando la operación está deshabilitada
1 • LVISEL = 0: Tensión de alimentación (V DD ) <tensión de detección (V LVI )
• LVISEL = 1: voltaje de entrada desde el pin de entrada externo (EXLVI) <voltaje de detección (V EXLVI )
<R> Notas 1. Este bit se borra a 00H tras un reinicio que no sea un reinicio de LVI.
2. El bit 0 es de solo lectura.
3. LVION, LVIMD y LVISEL se borran a 0 en el caso de un reinicio que no sea un reinicio de LVI.
Estos no se borran a 0 en el caso de un reinicio de LVI.
<R> 4. Cuando LVION se establece en 1, se inicia la operación del comparador en el circuito LVI. Utilizar
software para esperar un tiempo de estabilización de operación (10 μ s (MÁX.)) desde que LVION se establece en 1
hasta que la operación se estabilice. Después de que la operación se haya estabilizado, se requieren 200 μs (MIN.)
cuando se ha ingresado un estado por debajo del voltaje de detección de LVI, hasta que se establezca LVIF (1).
Precauciones 1. Para detener LVI, siga cualquiera de los procedimientos a continuación.

• Cuando use instrucciones de manipulación de memoria de 8 bits: escriba 00H en LVIM.
• Cuando se utilizan instrucciones de manipulación de memoria de 1 bit: Borrar LVION a 0.
2. El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD .
<R> 3. Después de que se haya generado un reinicio de LVI, no escriba valores en LVIS y LVIM cuando
LVION = 1.
<R> 4. Cuando se usa LVI como una interrupción, si LVION se borra (0) en un estado debajo del LVI
detección de voltaje, se genera una señal INTLVI y LVIIF se convierte en 1.
116
(2) Registro de selección de nivel de detección de bajo voltaje (LVIS)

Este registro selecciona el nivel de detección de bajo voltaje.
Este registro puede establecerse mediante una instrucción de manipulación de memoria de 1 bit u 8 bits.
<R> La generación de una señal de reinicio que no sea un reinicio de LVI borra este registro a 00H.
Figura 23-3. Formato de registro de selección de nivel de detección de bajo voltaje (LVIS)
Dirección: FFBFH Después de restablecer: 00H Nota 1 R/W
Símbolo 77 66 55 44 3 2 1 00
LVIS 00 00 00 00 LVIS3 LVIS2 LVIS1 LVIS0
LVIS3 LVIS2 LVIS1 LVIS0 Nivel de detección
00 00 00 00 V LVI0 (4.24 V ± 0.1 V)
00 00 00 1 V LVI1 (4.09 V ± 0.1 V)
00 00 1 00 V LVI2 (3.93 V ± 0.1 V)
00 00 1 1 V LVI3 (3.78 V ± 0.1 V)
00 1 00 00 V LVI4 (3,62 V ± 0,1 V)
00 1 00 1 V LVI5 (3.47 V ± 0.1 V)
00 1 1 00 V LVI6 (3.32 V ± 0.1 V)
00 1 1 1 V LVI7 (3.16 V ± 0.1 V)
1 00 00 00 V LVI8 (3.01 V ± 0.1 V)
1 00 00 1 V LVI9 (2.85 V ± 0.1 V)
1 00 1 00 V LVI10 (2,70 V ± 0,1 V) Nota 2
1 00 1 1 V LVI11 (2.55 V ± 0.1 V) Nota 2
1 1 00 00 V LVI12 (2.39 V ± 0.1 V) Nota 2
1 1 00 1 V LVI13 (2.24 V ± 0.1 V) Nota 2
1 1 1 00 V LVI14 (2.08 V ± 0.1 V) Nota 2
1 1 1 1 V LVI15 (1.93 V ± 0.1 V) Nota 2
<R> Notas 1. El valor de LVIS no se restablece, sino que se conserva tal cual, al restablecerlo LVI. Se despeja a 00H
sobre otros restablecimientos.
<R> 2. No configure V LVI10 a V LVI15 para productos de grado (A2).
Precauciones 1. Asegúrese de borrar los bits 4 a 7 a "0".

2. No cambie el valor de LVIS durante la operación de LVI.
3. Cuando se detecta un voltaje de entrada desde el pin de entrada externo (EXLVI), la detección
el voltaje (V EXLVI = 1.21 V (TYP.)) es fijo. Por lo tanto, no es necesario configurar LVIS.
<R> 4. Después de que se haya generado un restablecimiento de LVI, no escriba valores en LVIS y LVIM cuando
LVION = 1.
Página 117
(3) Registro de modo de puerto 12 (PM12)

Cuando utilice el pin P120 / EXLVI / INTP0 para entrada de potencial de detección de bajo voltaje externo, configure PM120 en 1. En este momento
tiempo, el pestillo de salida de P120 puede ser 0 o 1.
El PM12 se puede configurar mediante una instrucción de manipulación de memoria de 1 u 8 bits.
Restablecer la generación de señal establece PM12 a FFH.
Figura 23-4. Formato del registro de modo de puerto 12 (PM12)
Dirección: FF2CH Después de restablecer: FFH R / W
Símbolo 77 66 55 44 3 2 1 00
PM12 1 1 1 PM124 PM123 PM122 PM121 PM120
PM12n Selección del modo de E / S del pin P12n (n = 0 a 4)
00 Modo de salida (buffer de salida activado)
1 Modo de entrada (buffer de salida apagado)
23.4 Operación del detector de bajo voltaje
El detector de bajo voltaje se puede usar en los siguientes dos modos.
(1) Utilizado como reinicio (LVIMD = 1)

• Si LVISEL = 0, compara el voltaje de alimentación (V DD ) y el voltaje de detección (V LVI ), genera un reinicio interno
señal cuando V DD <V LVI , y libera reinicio interno cuando V DD ≥ V LVI .

• Si LVISEL = 1, compara el voltaje de entrada del pin de entrada externo (EXLVI) y el voltaje de detección (V EXLVI = 1.21
V (TYP.)), Genera una señal de reinicio interno cuando EXLVI <V EXLVI , y libera el reinicio interno cuando EXLVI ≥
V EXLVI .
(2) Utilizado como interrupción (LVIMD = 0)

• Si LVISEL = 0, compara el voltaje de alimentación (V DD ) y el voltaje de detección (V LVI ). Cuando V DD cae por debajo de
V LVI (V DD <V LVI ) o cuando V DD se convierte en V LVI o superior (V DD ≥ V LVI ), genera una señal de interrupción (INTLVI).
• Si LVISEL = 1, compara el voltaje de entrada del pin de entrada externo (EXLVI) y el voltaje de detección (V EXLVI = 1.21
V (TYP.)). Cuando EXLVI cae más bajo que V EXLVI (EXLVI <V EXLVI ) o cuando EXLVI se convierte en V EXLVI o más alto
(EXLVI ≥ V EXLVI ), genera una señal de interrupción (INTLVI).
Mientras el detector de bajo voltaje está funcionando, ya sea el voltaje de suministro o el voltaje de entrada de una entrada externa
el pin es mayor o menor que el nivel de detección se puede verificar leyendo la bandera de detección de bajo voltaje (LVIF: bit 0
de LVIM).
Observación LVIMD: Bit 1 del registro de detección de bajo voltaje (LVIM)

LVISEL: Bit 2 de LVIM
118 de 1189.
23.4.1 Cuando se usa como reinicio
(1) Al detectar el nivel de tensión de alimentación (V DD )

• Al comenzar la operación
<1> Enmascarar la interrupción LVI (LVIMK = 1).

<2> Borrar bit 2 (LVISEL) del registro de detección de bajo voltaje (LVIM) a 0 (detecta el nivel de voltaje de suministro
(V DD )) (valor predeterminado).
<3> Establezca el voltaje de detección utilizando los bits 3 a 0 (LVIS3 a LVIS0) de la selección del nivel de detección de bajo voltaje
registrarse (LVIS)
<4> Establezca el bit 7 (LVION) de LVIM en 1 (habilita la operación LVI).
<5> Utilice el software para esperar un tiempo de estabilización de operación (10 μ s (MAX.)).
<6> Espere hasta que se verifique que (voltaje de alimentación (V DD ) ≥ voltaje de detección (V LVI )) por el bit 0 (LVIF) de LVIM.
<7> Establezca el bit 1 (LVIMD) de LVIM en 1 (genera restablecimiento cuando se detecta el nivel).
La Figura 23-5 muestra el tiempo de la señal de reinicio interno generada por el detector de bajo voltaje. Los números
en esta tabla de tiempos corresponden a <1> a <7> arriba.
Precauciones 1. <1> siempre debe ejecutarse. Cuando LVIMK = 0, una interrupción puede ocurrir inmediatamente
después del procesamiento en <4>.
2. Si la tensión de alimentación (V DD ) ≥ tensión de detección (V LVI ) cuando LVIMD se establece en 1, un reinicio interno
La señal no se genera.
• Al detener la operación
Se debe ejecutar cualquiera de los siguientes procedimientos.
• Cuando se utilizan instrucciones de manipulación de memoria de 8 bits:

Escribe 00H en LVIM.
• Cuando se utiliza la instrucción de manipulación de memoria de 1 bit:

Borre LVIMD a 0 y luego LVION a 0.
Page 119
Figura 23-5. Momento de la generación de la señal de reinicio interno del detector de bajo voltaje
(Detecta el nivel de voltaje de suministro (V DD )) (1/2)
Tensión de alimentación (V DD )
V LVI
V POC = 1.59 V (TYP.)
Hora
Bandera LVIMK
H Nota 1
(establecido por software)
<1>
Bandera de LVISEL <3>

(establecido por software)L
<2>
Bandera LVION
No borrado No borrado
<4>
Claro
<5> tiempo de espera
Bandera LVIF
<6> Claro
Nota 2
Bandera LVIMD
(establecido por software) No borrado No borrado
<7>
Claro
Bandera LVIRF Nota 3
Señal de reinicio LVI

Autorizado por Autorizado por
software software
Señal de reinicio POC
Notas 1. El indicador LVIMK se establece en "1" al restablecer la generación de la señal.

2. La bandera LVIF se puede establecer (1).
3. LVIRF es el bit 0 del registro de bandera de control de reinicio (RESF). Para detalles de RESF, vea el CAPÍTULO 21
Función de reinicio .
El comentario <1> a <7> en la Figura 23-5 anterior corresponde a <1> a <7> en la descripción de “Al iniciar
operación "en 23.4.1 (1) Al detectar el nivel de voltaje de suministro (V DD ) .
120
V LVI
2,7 V (TYP.)
V POC = 1.59 V (TYP.)
Hora
Bandera LVIMK
(establecido por software)H Nota 1
<1>

(establecido por software) L
<2>
Bandera LVION
No borrado No borrado
<4>
Claro
Bandera LVIF
<6> Claro
Nota 2
Bandera LVIMD
(establecido por software) No borrado No borrado
<7>
Claro

software software
Señal de reinicio POC

Page 121
(2) Al detectar el nivel de voltaje de entrada desde el pin de entrada externo (EXLVI)

<2> Establezca el bit 2 (LVISEL) del registro de detección de bajo voltaje (LVIM) en 1 (detecta el nivel de voltaje de entrada de
pin de entrada externa (EXLVI)).
<4> Utilice el software para esperar un tiempo de estabilización de la operación (10 μ s (MAX.)).
<5> Espere hasta que se compruebe que (voltaje de entrada desde el pin de entrada externo (EXLVI) ≥ voltaje de detección (V EXLVI =
1.21 V (TYP.))) Por bit 0 (LVIF) de LVIM.
<6> Establezca el bit 1 (LVIMD) de LVIM en 1 (genera una señal de reinicio cuando se detecta el nivel).
La Figura 23-6 muestra el tiempo de la señal de reinicio interno generada por el detector de bajo voltaje. Los números
en esta tabla de tiempos corresponden a <1> a <6> arriba.
Precauciones 1. <1> siempre debe ejecutarse. Cuando LVIMK = 0, una interrupción puede ocurrir inmediatamente
después del procesamiento en <3>.
2. Si el voltaje de entrada del pin de entrada externo (EXLVI) ≥ voltaje de detección (V EXLVI = 1.21 V (TYP.))
cuando LVIMD se establece en 1, no se genera una señal de reinicio interno.
3. El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD .


Borre LVIMD a 0 y luego LVION a 0.
Page 122
(Detecta el nivel de voltaje de entrada desde el pin de entrada externa (EXLVI))
Voltaje de entrada de
pin de entrada externa (EXLVI)
Voltaje de detección de LVI

(V EXLVI )
Hora
Bandera LVIMK
(establecido por software) H Nota 1
<1>
Bandera de LVISEL No borrado No borrado No borrado

<2>
Bandera LVION
No borrado No borrado No borrado
<3>
Bandera LVIF
<5>
Nota 2
Bandera LVIMD
(establecido por software) No borrado No borrado No borrado
<6>

software software

El comentario <1> a <6> en la Figura 23-6 anterior corresponde a <1> a <6> en la descripción de “ Al iniciar
operación "en 23.4.1 (2) Al detectar el nivel de voltaje de entrada desde el pin de entrada externo (EXLVI) .
123 CAPÍTULO 23 DETECTOR DE BAJA TENSIÓN
23.4.2 Cuando se usa como interrupción
(1) Al detectar el nivel de tensión de alimentación (V DD )


<2> Borrar bit 2 (LVISEL) del registro de detección de bajo voltaje (LVIM) a 0 (detecta el nivel de voltaje de suministro
(V DD )) (valor predeterminado).
<3> Establezca el voltaje de detección utilizando los bits 3 a 0 (LVIS3 a LVIS0) de la selección del nivel de detección de bajo voltaje
registrarse (LVIS)
<5> Utilice el software para esperar un tiempo de estabilización de operación (10 μ s (MAX.)).
<6> Confirme que “voltaje de alimentación (V DD ) ≥ voltaje de detección (V LVI )” cuando detecte el borde descendente de V DD , o
"Tensión de alimentación (V DD ) <tensión de detección (V LVI )" al detectar el flanco ascendente de V DD , en el bit 0 (LVIF) de
LVIM
<7> Borre el indicador de solicitud de interrupción de LVI (LVIIF) a 0.
<8> Suelte el indicador de máscara de interrupción de LVI (LVIMK).
<9> Borrar el bit 1 (LVIMD) de LVIM a 0 (genera una señal de interrupción cuando se detecta el nivel) (valor predeterminado).
<10> Ejecuta la instrucción EI (cuando se usan interrupciones vectoriales).
La figura 23-7 muestra el tiempo de la señal de interrupción generada por el detector de bajo voltaje. Los números en
Esta tabla de tiempos corresponde a <1> a <9> arriba.


Borrar LVION a 0.
Page 124
Figura 23-7. Momento de la generación de la señal de interrupción del detector de bajo voltaje
V LVI
V POC = 1.59 V (TYP.)
Nota 3 Nota 3
Hora
Bandera LVIMK
<1>
Nota 1
<8> Borrado por software

<2>
Bandera LVION
<4>
Bandera LVIF
<6>
Nota 2
INTLVI
Nota 2
Bandera LVIIF
<7>
Nota 2
Autorizado por software
Bandera LVIMD
<9>

2. Se genera la señal de solicitud de interrupción (INTLVI) y se pueden establecer los indicadores LVIF y LVIIF (1).
<R> 3. Si se despeja LVION (0) en un estado por debajo del voltaje de detección de LVI, se genera una señal INTLVI y
LVIIF se convierte en 1.
125
V LVI
2,7 V (TYP.)
V POC = 1.59 V (TYP.)
Nota 3 Nota 3
Hora
Bandera LVIMK
<1>
Nota 1

<2>
Bandera LVION
<4>
Bandera LVIF
<6>
Nota 2
INTLVI
Nota 2
Bandera LVIIF
<7>
Nota 2 Autorizado por software
Bandera LVIMD
<9>

Page 126
(2) Al detectar el nivel de voltaje de entrada desde el pin de entrada externo (EXLVI)

<2> Establezca el bit 2 (LVISEL) del registro de detección de bajo voltaje (LVIM) en 1 (detecta el nivel de voltaje de entrada de
pin de entrada externa (EXLVI)).
<4> Utilice el software para esperar un tiempo de estabilización de la operación (10 μ s (MAX.)).
<5> Confirme que "voltaje de entrada desde el pin de entrada externo (EXLVI) ≥ voltaje de detección (V EXLVI = 1.21 V (TYP.)"
al detectar el flanco descendente de EXLVI, o "voltaje de entrada desde el pin de entrada externo (EXLVI) <detección
voltaje (V EXLVI = 1.21 V (TYP.) ”al detectar el flanco ascendente de EXLVI, en el bit 0 (LVIF) de LVIM.
<6> Borre el indicador de solicitud de interrupción de LVI (LVIIF) a 0.
<7> Suelte el indicador de máscara de interrupción de LVI (LVIMK).
<8> Borrar el bit 1 (LVIMD) de LVIM a 0 (genera una señal de interrupción cuando se detecta el nivel) (valor predeterminado).
<9> Ejecuta la instrucción EI (cuando se usan interrupciones vectoriales).
La figura 23-8 muestra el tiempo de la señal de interrupción generada por el detector de bajo voltaje. Los números en
Esta tabla de tiempos corresponde a <1> a <8> arriba.
Precaución El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD .


Borrar LVION a 0.
Page 127
Voltaje de entrada de
pin de entrada externa (EXLVI)
V EXLVI
Nota 3 Nota 3
Hora
Bandera LVIMK
<1>
Nota 1
Bandera de LVISEL
<2>
Bandera LVION
<3>
Bandera LVIF
<5>
Nota 2
INTLVI
Nota 2
Bandera LVIIF
<6>
Nota 2
Autorizado por software
Bandera LVIMD
<8>

operación ”en 23.4.2 (2) Al detectar el nivel de voltaje de entrada desde el pin de entrada externo (EXLVI) .
Page 128
23.5 Precauciones para el detector de bajo voltaje
En un sistema donde el voltaje de suministro (V DD ) fluctúa durante un cierto período cerca del voltaje de detección de LVI
(V LVI ), la operación es la siguiente dependiendo de cómo se use el detector de bajo voltaje.
(1) Cuando se usa como reinicio

El sistema puede reiniciarse repetidamente y liberarse del estado de reinicio.
En este caso, el tiempo desde la liberación del reinicio hasta el inicio de la operación del microcontrolador se puede establecer arbitrariamente
tomando medidas (1) a continuación.
(2) Cuando se usa como interrupción

Las solicitudes de interrupción pueden generarse con frecuencia. Tome (b) la acción (2) a continuación.
<Acción>

Después de liberar la señal de reinicio, espere el período de fluctuación de la tensión de alimentación de cada sistema mediante un
contador de software que usa un temporizador y luego inicializa los puertos (consulte la Figura 23-9 ).

(a) Confirme que “voltaje de alimentación (V DD ) ≥ voltaje de detección (V LVI )” cuando detecte el borde descendente de V DD , o
"Tensión de alimentación (V DD ) <tensión de detección (V LVI )" al detectar el flanco ascendente de V DD , en la rutina de servicio
de la interrupción de LVI utilizando el bit 0 (LVIF) del registro de detección de bajo voltaje (LVIM). Borrar bit 0 (LVIIF) de
interrumpir el registro de marca de solicitud 0L (IF0L) a 0.
(b) En un sistema donde el período de fluctuación del voltaje de alimentación es largo en la vecindad del voltaje de detección de LVI, espere
para el período de fluctuación de la tensión de alimentación, confirme que "tensión de alimentación (V DD ) ≥ tensión de detección (V LVI )" cuando
detectar el flanco descendente de V DD , o "voltaje de suministro (V DD ) <voltaje de detección (V LVI )" al detectar el aumento
borde de V DD , usando la bandera LVIF, y borre la bandera LVIIF a 0.
Observación Si el bit 2 (LVISEL) del registro de detección de bajo voltaje (LVIM) se establece en "1", el significado de lo anterior
Las palabras cambian de la siguiente manera.
• Tensión de alimentación (V DD ) → Tensión de entrada desde el pin de entrada externo (EXLVI)
• Tensión de detección (V LVI ) → Tensión de detección (V EXLVI = 1.21 V)
Page 129
<R> Figura 23-9. Ejemplo de procesamiento de software después de la versión de reinicio (1/2)
• Si la fluctuación del voltaje de alimentación es de 50 ms o menos cerca del voltaje de detección de LVI
Reiniciar
Inicialización ; Verifique la fuente de reinicio Nota
procesamiento <1> Inicializa el puerto.
Restablecimiento de LVI
; f PRS = reloj de oscilación interno de alta velocidad (8.4 MHz (MAX.)) (predeterminado)
Configuración del temporizador de 8 bits H1 Fuente: f PRS (8.4 MHz (MAX.)) / 2 12 ,
(para medir 50 ms) Donde valor de comparación = 102: ≅ 50 ms

El temporizador comienza (TMHE1 = 1).
Borrando WDT
Detección
si
voltaje o más alto
(LVIF = 0?)
No
Reinicio del temporizador H1 ; El contador del temporizador se borra y se inicia el temporizador.

(TMHE1 = 0 → TMHE1 = 1)
No ¿Han pasado 50 ms?

(TMIFH1 = 1?)
si
; Ajuste de la relación de división del reloj del sistema,

Inicialización
procesamiento <2> como la configuración del temporizador o el convertidor A / D
Nota Un diagrama de flujo se muestra en la página siguiente.
130
<R> Figura 23-9. Ejemplo de procesamiento de software después de la versión de reinicio (2/2)
• Verificación de la fuente de reinicio
Comprobar fuente de reinicio
LVION de LVIM Sí: restablecer generación por LVI

registrarse = 1?
No: restablecer la generación que no sea por LVI
Establecer LVI
(Establecer registros LVIM y LVIS)
Página 131
CAPÍTULO 24 BYTE DE OPCIÓN
24.1 Funciones de los bytes de opción
La memoria flash en 0080H a 0084H del 78K0 / KC2 es un área de bytes opcional. Cuando se enciende la alimentación o cuando
el dispositivo se reinicia desde el estado de reinicio, el dispositivo automáticamente hace referencia a los bytes de opciones y establece los
funciones Cuando utilice el producto, asegúrese de configurar las siguientes funciones utilizando los bytes de opción.
Cuando se utiliza la operación de cambio de arranque durante la auto programación, 0080H a 0084H se cambian a 1080H a 1084H.
Por lo tanto, establezca valores que sean los mismos que los de 0080H a 0084H a 1080H a 1084H por adelantado.
Precaución Asegúrese de establecer 00H en 0082H y 0083H (0082H / 1082H y 0083H / 1083H cuando se cambia el arranque
Se utiliza la función).
(1) 0080H / 1080H

○ Funcionamiento interno del oscilador de baja velocidad
• Puede ser detenido por software
• No puede ser detenido
○ Configuración del tiempo de intervalo del temporizador de vigilancia

○ Operación del contador del temporizador de vigilancia
• Operación de contador habilitada
• Operación de contador deshabilitado
○ Configuración del período de apertura de la ventana del temporizador de vigilancia
Precaución Establezca un valor que sea igual al de 0080H a 1080H porque 0080H y 1080H son
cambiado durante la operación de intercambio de arranque.
(2) 0081H / 1081H

○ Selección del modo POC
• Durante la operación en modo POC de 2.7 V / 1.59 V (POCMODE = 1)
El dispositivo está en el estado de reinicio después de la aplicación de energía y hasta que el voltaje de suministro alcanza los 2.7 V (TYP.). Eso
se libera del estado de reinicio cuando el voltaje excede 2.7 V (TYP.). Después de eso, no se detecta POC en
2.7 V pero se detecta a 1.59 V (TYP.).
<R> Con productos estándar y de grado (A), si el voltaje de suministro aumenta a 1.8 V después de la aplicación de energía a una velocidad
más lento que 0.5 V / ms (MIN.), se recomienda el uso del modo POC 2.7 V / 1.59 V.
• Durante la operación en modo POC de 1.59 V (POCMODE = 0)
El dispositivo está en el estado de reinicio después de la aplicación de energía y hasta que el voltaje de suministro alcanza 1.59 V (TYP.).
Se libera del estado de reinicio cuando el voltaje excede 1.59 V (TYP.). Después de eso, se detecta POC en
1.59 V (TYP.), De la misma manera que en la aplicación de energía.
Precaución POCMODE solo se puede escribir utilizando un programador de memoria flash dedicado. No puede ser
configurado durante la autoprogramación o la operación de intercambio de arranque durante la autoprogramación (en este momento,
El modo POC de 1,59 V (predeterminado) está configurado). Sin embargo, debido a que el valor de 1081H se copia a 0081H
durante la operación de intercambio de arranque, se recomienda establecer un valor que sea el mismo que el de
0081H a 1081H cuando se utiliza la función de intercambio de arranque.
Page 132
(3) 0084H / 1084H

○ Control de operación de depuración en chip
• Deshabilitar la operación de depuración en chip
• Habilitar la operación de depuración en chip y borrar los datos de la memoria flash en caso de autenticación del
la identificación de seguridad de la depuración del chip falla

• Habilitar la operación de depuración en chip y no borrar datos de la memoria flash, incluso en caso de autenticación de
el ID de seguridad de depuración en chip falla
Precauciones 1. Asegúrese de configurar 00H (deshabilitar la operación de depuración en chip) a 0084H para productos que no
equipado con la función de depuración en chip ( μ PD78F0511, 78F0512, 78F0513, 78F0514 y

78F0515). También configure 00H en 1084H porque 0084H y 1084H se cambian durante el arranque
operación.
2. Para utilizar la función de depuración en chip con un producto equipado con la depuración en chip
función ( μ PD78F0513D, 78F0515D), configure 02H o 03H en 0084H. Establezca un valor que sea el
igual que el de 0084H a 1084H porque 0084H y 1084H se cambian durante el arranque
operación.
Page 133
24.2 Formato del byte de opción
El formato del byte de opción se muestra a continuación.
Figura 24-1. Formato del byte de opción (1/2)
Dirección: 0080H / 1080H Nota
77 66 55 44 3 2 1 00
00 VENTANA1 VENTANA0 WDTON WDCS2 WDCS1 WDCS0 LSROSC
VENTANA1 VENTANA0 Período de apertura de la ventana del temporizador de vigilancia
00 00 25%
00 1 50%
1 00 75%
1 1 100%
WDTON Control de operación del contador del temporizador de vigilancia / detección de acceso ilegal
00 Operación de contador deshabilitada (conteo detenido después del reinicio), operación de detección de acceso ilegal
discapacitado
1 Operación de contador habilitada (el conteo comenzó después del reinicio), operación de detección de acceso ilegal habilitada
WDCS2 WDCS1 WDCS0 Tiempo de desbordamiento del temporizador de vigilancia
00 00 00 2 10 / f RL (3.88 ms)
00 00 1 2 11 / f RL (7,76 ms)
00 1 00 2 12 / f RL (15,52 ms)
00 1 1 2 13 / f RL (31.03 ms)
1 00 00 2 14 / f RL (62.06 ms)
1 00 1 2 15 / f RL (124.12 ms)
1 1 00 2 16 / f RL (248,24 ms)
1 1 1 2 17 / f RL (496,48 ms)
LSROSC Funcionamiento interno del oscilador de baja velocidad
00 Se puede detener mediante software (se detiene cuando 1 se escribe en el bit 1 (LSRSTOP) del registro RCM)
1 No se puede detener (no se detiene incluso si 1 se escribe en el bit LSRSTOP)
Nota Establezca un valor que sea igual al de 0080H a 1080H porque 0080H y 1080H se cambian durante el
operación de intercambio de arranque.
Precauciones 1. La combinación de WDCS2 = WDCS1 = WDCS0 = 0 y WINDOW1 = WINDOW0 = 0 es

prohibido.
<R> 2. El temporizador de vigilancia continúa su funcionamiento durante la auto programación y la emulación EEPROM
de la memoria flash. Durante el procesamiento, el tiempo de confirmación de interrupción se retrasa. Selecciona el
tiempo de desbordamiento y tamaño de ventana teniendo en cuenta este retraso.
3. Si LSROSC = 0 (el software puede detener la oscilación), el reloj de recuento no se suministra al
temporizador de vigilancia en los modos HALT y STOP, independientemente de la configuración del bit 1 (LSRSTOP) de
El registro del modo de oscilación interna (RCM).
Cuando el temporizador de 8 bits H1 funciona con el reloj interno de oscilación de baja velocidad, el reloj de conteo es
suministrado al temporizador de 8 bits H1 incluso en el modo HALT / STOP.
4. Asegúrese de borrar el bit 7 a 0.
Observaciones 1. f RL : frecuencia de reloj de oscilación interna de baja velocidad

2. (): f RL = 264 kHz (MÁX.)
Page 134
Figura 24-1. Formato del byte de opción (2/2)
Dirección: 0081H / 1081H Notas 1, 2
77 66 55 44 3 2 1 00
00 00 00 00 00 00 00 POCMODE
POCMODE Selección del modo POC
00 Modo POC 1.59 V (predeterminado)
1 2.7 P / 1.59 V modo POC
Notas 1. POCMODE solo se puede escribir utilizando un programador de memoria flash dedicado. No se puede configurar
durante la autoprogramación o la operación de intercambio de arranque durante la autoprogramación (en este momento, 1,59 V POC
el modo (predeterminado) está configurado). Sin embargo, debido a que el valor de 1081H se copia a 0081H durante el intercambio de arranque
operación, se recomienda establecer un valor que sea el mismo que el de 0081H a 1081H cuando el arranque
Se utiliza la función de intercambio.
2. Para cambiar la configuración del modo POC, establezca el valor en 0081H nuevamente después de la eliminación por lotes (chip
borrado) de la memoria flash. La configuración no se puede cambiar después de la memoria del bloque especificado
se borra
Precaución Asegúrese de borrar los bits 7 a 1 a "0".
Dirección: 0082H / 1082H, 0083H / 1083H Nota
77 66 55 44 3 2 1 00
00 00 00 00 00 00 00 00
Nota Asegúrese de establecer 00H en 0082H y 0083H, ya que estas direcciones son áreas reservadas. También configure 00H a 1082H
y 1083H porque 0082H y 0083H se cambian con 1082H y 1083H cuando la operación de intercambio de arranque
es usado
Dirección: 0084H / 1084H Notas 1, 2
77 66 55 44 3 2 1 00
00 00 00 00 00 00 OCDEN1 OCDEN0
OCDEN1 OCDEN0 Control de operación de depuración en chip
00 00 Operación deshabilitada
00 1 Ajuste prohibido
1 00 Operación habilitada. No borra los datos de la memoria flash en caso de autenticación

de la identificación de seguridad de depuración en chip falla.
1 1 Operación habilitada. Borra los datos de la memoria flash en caso de autenticación del
la identificación de seguridad de depuración en chip falla.
Notas 1. Asegúrese de configurar 00H (operación de depuración en chip deshabilitada) a 0084H para productos que no estén equipados con
función de depuración de chip ( μ PD78F0511, 78F0512, 78F0513, 78F0514 y 78F0515). También configure 00H en
1084H porque 0084H y 1084H se cambian durante la operación de intercambio de arranque.
2. Para utilizar la función de depuración en chip con un producto equipado con la función de depuración en chip
( μ PD78F0513D, 78F0515D), configure 02H o 03H en 0084H. Establezca un valor que sea el mismo que el de 0084H
a 1084H porque 0084H y 1084H se cambian durante la operación de intercambio de arranque.
Observación Para la ID de seguridad de depuración en chip, vea el CAPÍTULO 26 FUNCIÓN DE DEPURACIÓN EN CHIP ( μ PD78F0513D
Y 78F0515D SOLAMENTE) .
135
Aquí hay un ejemplo de descripción del software para configurar los bytes de opción.
OPTAR CSEG AT 0080H

OPCIÓN: DB 30H ; Permite la operación del temporizador de vigilancia (operación de detección de acceso ilegal),
; Período de apertura de la ventana del temporizador de vigilancia: 50%,
; Tiempo de desbordamiento del temporizador de vigilancia: 2 / f RL , 10
; El software puede detener el oscilador interno de baja velocidad.

DB 00H ; 1.59 V modo POC
DB 00H ; Área reservada
DB 00H ; Área reservada
DB 00H ; Operación de depuración en chip deshabilitada
Observación La referencia del byte de opción se realiza durante el proceso de reinicio. Para el tiempo de procesamiento de reinicio,
ver CAPÍTULO 21 FUNCIÓN RESET .
Page 136
CAPÍTULO 25 MEMORIA FLASH
El 78K0 / KC2 incorpora la memoria flash en la que se puede escribir, borrar y sobrescribir un programa mientras
montado en el tablero.
25.1 Registro de cambio de tamaño de memoria interna
La capacidad de la memoria interna se puede seleccionar utilizando el registro de cambio de tamaño de la memoria interna (IMS).
IMS se establece mediante una instrucción de manipulación de memoria de 8 bits.
Restablecer la generación de señal establece IMS en CFH.
Precaución Asegúrese de configurar cada producto a los valores que se muestran en la Tabla 25-1 después de un lanzamiento de reinicio.
Figura 25-1. Formato del registro de cambio de tamaño de memoria interna (IMS)
Dirección: FFF0H Después de reiniciar: CFH R / W
Símbolo 77 66 55 44 3 2 1 00
SOY S RAM2 RAM1 RAM0 00 ROM3 ROM2 ROM1 ROM0
RAM2 RAM1 RAM0 Selección interna de capacidad de RAM de alta velocidad
00 00 00 768 bytes
1 1 00 1024 bytes
ROM3 ROM2 ROM1 ROM0 Selección de capacidad interna de ROM
00 1 00 00 16 KB
00 1 1 00 24 KB
1 00 00 00 32 KB
1 1 00 00 48 KB
1 1 1 1 60 KB
137
Tabla 25-1. Configuración de registro de cambio de tamaño de memoria interna
Versiones de memoria flash (78K0 / KC2) Configuración de IMS
µ PD78F0511 04H
µ PD78F0512 C6H
µ PD78F0513, 78F0513D Nota C8H
µ PD78F0514 CCH
µ PD78F0515, 78F0515D Nota CFH
<R> Nota Las capacidades de ROM interna y RAM interna de alta velocidad de los productos con la función de depuración en chip
se puede depurar configurando IMS, de acuerdo con los productos de destino de depuración. Establecer IMS de acuerdo con la depuración
productos de destino.
25.2 Registro de cambio de tamaño de RAM de expansión interna
La capacidad de RAM de expansión interna se puede seleccionar utilizando el registro de cambio de tamaño de RAM de expansión interna
(IXS).
IXS se establece mediante una instrucción de manipulación de memoria de 8 bits.
La generación de la señal de reinicio establece IXS en 0CH.
Precaución Asegúrese de configurar cada producto a los valores que se muestran en la Tabla 25-2 después de una versión de reinicio.
Figura 25-2. Formato de expansión interna RAM Registro de cambio de tamaño (IXS)
Dirección: FFF4H Después de restablecer: 0CH R / W
Símbolo 77 66 55 44 3 2 1 00
IXS 00 00 00 IXRAM4 IXRAM3 IXRAM2 IXRAM1 IXRAM0
IXRAM4 IXRAM3 IXRAM2 IXRAM1 IXRAM0 Selección de capacidad de RAM de expansión interna
00 1 1 00 00 0 bytes
00 1 00 1 00 1024 bytes
00 1 00 00 00 2048 bytes
Tabla 25-2. Configuración de registro de cambio de tamaño de RAM de expansión interna
Versiones de memoria flash (78K0 / KC2) Ajuste IXS
µ PD78F0511 0CH
µ PD78F0512
µ PD78F0513, 78F0513D Nota
µ PD78F0514 0AH
µ PD78F0515, 78F0515D Nota 08H
<R> Nota La capacidad de RAM de expansión interna de los productos con la función de depuración en chip se puede depurar mediante
configuración de IXS, de acuerdo con los productos de destino de depuración. Establezca IXS de acuerdo con los productos de destino de depuración.
Page 138
25.3 Escritura con programador de memoria Flash
Los datos se pueden escribir en la memoria flash incorporada o no, utilizando un programador de memoria flash dedicado.
(1) Programación a bordo

El contenido de la memoria flash se puede reescribir después de que el 78K0 / KC2 se haya montado en el sistema de destino.
Los conectores que conectan el programador de memoria flash dedicado deben estar montados en el sistema de destino.
(2) programación fuera de placa

Los datos se pueden escribir en la memoria flash con un adaptador de programa dedicado (serie FA) antes de que el 78K0 / KC2 sea
montado en el sistema de destino.
Observación La serie FA es un producto de Naito Densei Machida Mfg. Co., Ltd.
Tabla 25-3. Cableado entre 78K0 / KC2 y programador de memoria flash dedicado (1/2)
<R> (a) Productos de 38 pines

Configuración de pin del programador de memoria flash dedicado Con CSI10 Con UART6
Nombre de señal I/O Función pin Nombre pin Pin No. Nombre pin Pin No.
SI / RxD Entrada Recibir señal SO10 / P12 30 TxD6 / P13 29
SO / TxD Salida Transmitir señal SI10 / RxD0 / P11 31 RxD6 / P14 28
SCK Salida Reloj de transferencia SCK10 / TxD0 / P10 32 - -
CLK Salida Reloj a 78K0 / KC2 - Nota 1 - Nota 2 Nota 2
/REINICIAR Salida Restablecer señal REINICIAR 66 REINICIAR 66
FLMD0 Salida Señal de modo FLMD0 99 FLMD0 99
V DD I/O Generación de voltaje V DD / V DD 14 V DD 14
monitoreo de energía
AV REF 33 AV REF 33
GND - Suelo V SS 13 V SS 13
AV SS 34 AV SS 34
Notas 1. Solo se puede usar el reloj de oscilación interno de alta velocidad (f RH ) cuando se usa CSI10.
2. Solo se puede usar el reloj X1 (f X ) o el reloj del sistema principal externo (f EXCLK ) cuando se usa UART6. Cuando
Usando la salida del reloj del programador de memoria flash dedicado, la conexión del pin varía dependiendo del
tipo de programador de memoria flash dedicado utilizado.
• PG-FP4, FL-PR4: Conecte CLK del programador a EXCLK / X2 / P122 (pin 10).
• PG-FPL3, FP-LITE3: Conecte CLK del programador a X1 / P121 (pin 11), y conecte su invertido
señal a X2 / EXCLK / P122 (pin 10).
Page 139
Tabla 25-3. Cableado entre 78K0 / KC2 y programador de memoria flash dedicado (2/2)
(b) productos de 44 clavijas
SO / TxD Salida Transmitir señal SI10 / RxD0 / P11 30 RxD6 / P14 27

AV REF 32 AV REF 32
AV SS 33 AV SS 33
• PG-FPL3, FP-LITE3: conecte CLK del programador a X1 / P121 (pin 8) y conecte su invertido
(c) productos de 48 pines

SO / TxD Salida Transmitir señal SI10 / RxD0 / P11 21 RxD6 / P14 18 años

AV REF 23 AV REF 23
AV SS 24 AV SS 24
• PG-FPL3, FP-LITE3: conecte CLK del programador a X1 / P121 (pin 45) y conecte su invertido
140
A continuación se muestran ejemplos de la conexión recomendada cuando se usa el adaptador para escribir en la memoria flash.
<R> Figura 25-3. Ejemplo de adaptador de cableado para escritura de memoria flash en modo de E / S serie de 3 hilos (CSI10)
(Productos de 38 pines)
V DD (2.7 a 5.5 V)
GND
1 38
2 37
3 36
44 35
55 34
66 33
77 32
8 31
99 30
10 29
11 28
12 27
13 26
14 25
15 24
dieciséis 23
17 22
18 años 21
19 20
GND
VDD
VDD2
SI SO SCK CLK / RESET FLMD0
INTERFAZ DE ESCRITOR
141
<R> Figura 25-4. Ejemplo de adaptador de cableado para escritura de memoria flash en modo UART (UART6)
V DD (2.7 a 5.5 V)
GND
1 38
2 37
3 36
44 35
55 34
66 33
77 32
8 31
99 30
10 nota 29
11 28
12 27
13 26
14 25
15 24
dieciséis 23
17 22
18 años 21
19 20
GND
VDD
VDD2
SI SO SCK CLK Nota / RESET FLMD0
Nota La figura anterior ilustra un ejemplo de cableado cuando se usa la salida del reloj desde el PG-FP4 o FL-PR4.
Cuando utilice la salida de reloj de PG-FPL3 o FP-LITE3, conecte CLK a X1 / P121 (pin 11) y conecte
su señal invertida a X2 / EXCLK / P122 (pin 10).
Page 142
Figura 25-5. Ejemplo de adaptador de cableado para escritura de memoria flash en modo de E / S serie de 3 hilos (CSI10)
V DD (2.7 a 5.5 V)
GND
44 43 42 41 40 39 38 37 36 35 34
1 33
2 32
3 31
44 30
55 29
66 28
77 27
8 26
99 25
10 24
11 23
12 13 14 15 16 17 18 19 20 21 22
GND
VDD
VDD2
Page 143
Figura 25-6. Ejemplo de adaptador de cableado para escritura de memoria flash en modo UART (UART6)
V DD (2.7 a 5.5 V)
GND
44 43 42 41 40 39 38 37 36 35 34
1 33
2 32
3 31
44 30
55 29
66 28
7 nota 27
8 26
99 25
10 24
11 23
12 13 14 15 16 17 18 19 20 21 22
GND
VDD
VDD2
Page 144
Figura 25-7. Ejemplo de adaptador de cableado para escritura de memoria flash en modo de E / S serie de 3 hilos (CSI10)
V DD (2.7 a 5.5 V)
GND
48 47 46 45 44 43 42 41 40 39 38 37
1 36
2 35
3 34
44 33
55 32
66 31
77 30
8 29
99 28
10 27
11 26
12 25
13 14 15 16 17 18 19 20 21 22 23 24
GND
VDD
VDD2
Page 145
Figura 25-8. Ejemplo de adaptador de cableado para escritura de memoria flash en modo UART (UART6)
V DD (2.7 a 5.5 V)
GND
48 47 46 45 44 43 42 41 40 39 38 37
1 Nota
36
2 35
3 34
44 33
55 32
66 31
77 30
8 29
99 28
10 27
11 26
12 25
13 14 15 16 17 18 19 20 21 22 23 24
GND
VDD
VDD2
Page 146
25.4 Entorno de programación
A continuación se ilustra el entorno requerido para escribir un programa en la memoria flash del 78K0 / KC2.
Figura 25-9. Entorno para escribir programa en memoria flash
FLMD0
V DD
RS-232C Axxxx
Bxxxxx XXXXXX
XXXXCxxxxxx
AAAA XXXX
ESTATUA
XXX YYY PG-FP4 (Flash Pro4) XXXXX V SS
USB REINICIAR
Flash dedicado CSI10 / UART6 78K0 / KC2

programador de memoria
Máquina host
Es necesaria una máquina host que controle el programador de memoria flash dedicado.
Para la interfaz entre el programador de memoria flash dedicado y el 78K0 / KC2, CSI10 o UART6 se utiliza para
manipulación como escribir y borrar. Para escribir la memoria flash fuera de la placa, un adaptador de programa dedicado (FA
serie) es necesario.
25.5 Modo de comunicación
La comunicación entre el programador de memoria flash dedicado y el 78K0 / KC2 se establece por serie
comunicación a través de CSI10 o UART6 del 78K0 / KC2.
(1) CSI10
Velocidad de transferencia: 2.4 kHz a 2.5 MHz
Figura 25-10. Comunicación con el programador de memoria flash dedicado (CSI10)
FLMD0 FLMD0
V DD V DD / AV REF
GND V SS / AV SS
Axxxx
Bxxxxx XXXXXX
XXXXCxxxxxx
AAAA
ESTATUA
XXXX
/REINICIAR REINICIAR
XXX YYY PG-FP4 (Flash Pro4) XXXXX
SI / RxD SO10
Flash dedicado SO / TxD SI10 78K0 / KC2

SCK SCK10
Page 147
(2) UART6
Velocidad de transferencia: 115200 bps
Figura 25-11. Comunicación con el programador de memoria flash dedicado (UART6)
FLMD0 FLMD0
V DD V DD / AV REF
GND V SS / AV SS
Axxxx
Bxxxxx XXXXXX
XXXXCxxxxxx
AAAA
ESTATUA
XXXX
/REINICIAR REINICIAR
SI / RxD TxD6
Flash dedicado SO / TxD TxD6 78K0 / KC2

Nota CLK Nota EXCLK
Cuando utilice la salida de reloj de PG-FPL3 o FP-LITE3, conecte CLK a X1 / P121 y conecte su
señal invertida a X2 / EXCLK / P122.
CLK X1
X2
El programador de memoria flash dedicado genera las siguientes señales para el 78K0 / KC2. Para más detalles, consulte
el manual del usuario para PG-FP4, FL-PR4, PG-FPL3 o FP-LITE3.
Tabla 25-4. Conexión pin
Programador de memoria flash dedicado 78K0 / KC2 Conexión
Nombre de señal I/O Función pin Nombre pin CSI10 UART6
FLMD0 Salida Señal de modo FLMD0
V DD I/O V DD generación de voltaje / monitoreo de potencia V DD , AV REF
GND - Suelo V SS , AV SS
CLK Salida Salida de reloj a 78K0 / KC2 Nota 1 × Nota 2 ○ Nota 1
/REINICIAR Salida Restablecer señal REINICIAR
SI / RxD Entrada Recibir señal SO10 / TxD6
SO / TxD Salida Transmitir señal SI10 / RxD6
SCK Salida Reloj de transferencia SCK10 ×
Notas 1. Solo se puede usar el reloj X1 (f X ) o el reloj del sistema principal externo (f EXCLK ) cuando se usa UART6. Cuando
• PG-FP4, FL-PR4: Conecte CLK del programador a EXCLK / X2 / P122.
• PG-FPL3, FP-LITE3: conecte CLK del programador a X1 / P121 y conecte su señal invertida a
X2 / EXCLK / P122.
2. Solo se puede usar el reloj de oscilación interno de alta velocidad (f RH ) cuando se usa CSI10.
Observación : Asegúrese de conectar el pin.

○: el pin no tiene que estar conectado si la señal se genera en la placa de destino.
×: el pin no tiene que estar conectado.
148 de 1189.
25.6 Manejo de pasadores a bordo
Para escribir la memoria flash en la placa, los conectores que conectan el programador de memoria flash dedicado deben ser
proporcionado en el sistema de destino. Primero proporcione una función que seleccione el modo de operación normal o la memoria flash
modo de programación en el tablero.
Cuando se configura el modo de programación de memoria flash, todos los pines no utilizados para programar la memoria flash están en
el mismo estado que inmediatamente después del reinicio. Por lo tanto, si el dispositivo externo no reconoce el estado inmediatamente
después de reiniciar, los pines deben manejarse como se describe a continuación.
25.6.1 pin FLMD0

En el modo de operación normal, se ingresan 0 V al pin FLMD0. En el modo de programación de memoria flash, el V DD
el voltaje de escritura se suministra al pin FLMD0. Un ejemplo de conexión de pin FLMD0 se muestra a continuación.
Figura 25-12. Ejemplo de conexión de pin FLMD0
78K0 / KC2
Memoria flash dedicada
pin de conexión del programador
FLMD0
10 kΩ (recomendado)
25.6.2 Pines de interfaz en serie

Los pines utilizados por cada interfaz en serie se enumeran a continuación.
Tabla 25-5. Pines utilizados por cada interfaz en serie
Interfaz de serie Pines usados
CSI10 SO10, SI10, SCK10
UART6 TxD6, RxD6
Para conectar el programador de memoria flash dedicado a los pines de una interfaz en serie que está conectada a otra
dispositivo en el tablero, se debe tener cuidado para que las señales no choquen o que el otro dispositivo no
mal funcionamiento.
Page 149
(1) colisión de señal

Si el programador de memoria flash dedicado (salida) está conectado a un pin (entrada) de una interfaz serial conectada a
otro dispositivo (salida), se produce una colisión de señal. Para evitar esta colisión, aísle la conexión con el
otro dispositivo, o hacer que el otro dispositivo pase a un estado de salida de alta impedancia.
Figura 25-13. Colisión de señal (pin de entrada de la interfaz en serie)
78K0 / KC2

Colisión de señales pin de conexión del programador
Pin de entrada
Otro dispositivo
Pin de salida
En el modo de programación de memoria flash, la señal emitida por el dispositivo

colisiona con la señal enviada desde el programador de memoria flash dedicado.
Por lo tanto, aísle la señal del otro dispositivo.
(2) Mal funcionamiento de otro dispositivo

Si el programador de memoria flash dedicado (salida o entrada) está conectado a un pin (entrada o salida) de un serial
interfaz conectada a otro dispositivo (entrada), se puede enviar una señal al otro dispositivo, haciendo que el dispositivo
mal funcionamiento. Para evitar este mal funcionamiento, aísle la conexión con el otro dispositivo.
Figura 25-14. Mal funcionamiento de otro dispositivo
78K0 / KC2

Alfiler
Otro dispositivo
Pin de entrada
Si la señal emitida por el 78K0 / KC2 en la programación de la memoria flash

El modo afecta al otro dispositivo, aísle la señal del otro dispositivo.
78K0 / KC2

Alfiler
Otro dispositivo
Pin de entrada
Si la señal emitida por el programador de memoria flash dedicado en el

el modo de programación de memoria flash afecta al otro dispositivo, aísle el
señal del otro dispositivo.
Page 150
25.6.3 RESET pin

Si la señal de reinicio del programador de memoria flash dedicado está conectada al pin RESET que está conectado a
el generador de señal de reinicio en el tablero, se produce una colisión de señal. Para evitar esta colisión, aísle la conexión
con el generador de señal de reinicio.
Si la señal de reinicio se ingresa desde el sistema del usuario mientras está configurado el modo de programación de memoria flash, el flash
la memoria no se programará correctamente. No ingrese ninguna señal que no sea la señal de reinicio del flash dedicado
programador de memoria.
Figura 25-15. Colisión de señal (pin RESET)
78K0 / KC2

Colisión de señales señal de conexión del programador
REINICIAR
Restablecer generador de señal
Pin de salida
En el modo de programación de memoria flash, la señal emitida por el reinicio

El generador de señal colisiona con la señal emitida por el flash dedicado
programador de memoria. Por lo tanto, aísle la señal de la señal de reinicio
generador.
25.6.4 Pines de puerto

Cuando se establece el modo de programación de memoria flash, todos los pines no utilizados para la programación de memoria flash ingresan
mismo estado que ese inmediatamente después del reinicio. Si los dispositivos externos conectados a los puertos no reconocen el puerto
estado inmediatamente después del reinicio, el pin del puerto debe estar conectado a V DD o V SS a través de una resistencia.
25.6.5 pin REGC
Conecte el pin REGC a GND a través de un condensador (0.47 a 1 µ F: recomendado) de la misma manera que durante la normalidad
operación.
25.6.6 Otros pines de señal

Conecte X1 y X2 en el mismo estado que en el modo de funcionamiento normal cuando use el reloj de a bordo.
Sin embargo, para ingresar el reloj operativo desde el programador de memoria flash dedicado, conecte de la siguiente manera.
• PG-FP4, FL-PR4: Conecte CLK del programador a EXCLK / X2 / P122.
• PG-FPL3, FP-LITE3: Conecte CLK del programador y X1 / P121, y conecte su señal invertida a
X2 / EXCLK / P122.
Precauciones 1. Solo se puede usar el reloj de oscilación interno de alta velocidad (f RH ) cuando se usa CSI10.
2. Solo se puede usar el reloj X1 (f X ) o el reloj del sistema principal externo (f EXCLK ) cuando se usa UART6.
Page 151
<R> Precaución 3. Para productos sin una función de depuración en chip, con una memoria flash de 48 KB o más
( µ PD78F0514 y 78F0515), y tener un rango de producto de "I", "K" o "E", y para el producto
con una función de depuración en chip ( µ PD78F0513D y 78F0515D), conecte P31 / INTP2 / OCD1A Nota
y P121 / X1 / OCD0A Nota de la siguiente manera al escribir la memoria flash con una memoria flash
programador.
• P31 / INTP2 / OCD1A Nota : Conecte a V SS a través de una resistencia (10 k Ω : recomendado).
• P121 / X1 / OCD0A Nota : Cuando use este pin como puerto, conéctelo a V SS a través de una resistencia (10 k Ω :
recomendado) (en el modo de entrada) o déjelo abierto (en la salida

modo).
La conexión anterior no es necesaria al escribir la memoria flash por sí mismo
programación.
Nota OCD0A y OCD1A se proporcionan solo a µ PD78F0513D y 78F0515D.
Observación Para las categorías de productos, consulte a un representante de ventas de NEC Electronics.
25.6.7 Fuente de alimentación

Para utilizar la salida tensión de alimentación del programador de memoria flash, conectar el V DD pin a V DD de la memoria flash
programador y el pin V SS a GND del programador de memoria flash.
Para utilizar la tensión de alimentación a bordo, conéctese de acuerdo con el modo de funcionamiento normal.
Sin embargo, asegúrese de conectar los pines V DD y V SS a V DD y GND del programador de memoria flash para usar el
Función de monitor de potencia con el programador de memoria flash, incluso cuando se utiliza la tensión de alimentación a bordo.
Suministre las mismas fuentes de alimentación (AV REF y AV SS ) que las del modo de funcionamiento normal.
Página 152
25.7 Método de programación
25.7.1 Control de memoria flash

La siguiente figura ilustra el procedimiento para manipular la memoria flash.
Figura 25-16. Procedimiento de manipulación de memoria flash
comienzo
Programación de memoria flash

FLMD0 suministro de pulso
el modo está configurado
Seleccionar modo de comunicación
Manipular memoria flash
No
¿Final?
si
Final
25.7.2 Modo de programación de memoria flash

Para reescribir el contenido de la memoria flash utilizando el programador de memoria flash dedicado, configure el 78K0 / KC2
en el modo de programación de memoria flash. Para configurar el modo, configure el pin FLMD0 en V DD y borre la señal de reinicio.
Cambie el modo utilizando un puente al escribir la memoria flash en la placa.
Figura 25-17. Modo de programación de memoria flash
5,5 V
V DD
0V
V DD
REINICIAR
0V
Pulso FLMD0
V DD
FLMD0
0V
Modo de programación de memoria flash
Cuadro 25-6. Relación entre el pin FLMD0 y el modo de operación después de la liberación de reinicio
FLMD0 Modo de operación
00 Modo de funcionamiento normal
V DD Modo de programación de memoria flash
Page 153
25.7.3 Selección del modo de comunicación

En el 78K0 / KC2, se selecciona un modo de comunicación ingresando pulsos al pin FLMD0 después del flash dedicado
se ingresa al modo de programación de memoria. Estos pulsos FLMD0 son generados por el programador de memoria flash.
La siguiente tabla muestra la relación entre el número de pulsos y los modos de comunicación.
Cuadro 25-7. Modos de comunicación
Comunicación Nota de configuración estándar 1 Pines usados Periférico Número de

Modo Reloj FLMD0
Puerto Velocidad Frecuencia Tasa de multiplicación
Pulsos
UART UART-Ext-Osc 115.200 bps Nota 3 2 a 20 MHz Nota 2 1.0 TxD6, RxD6 fX 00
(UART6) UART-Ext-FP4CK f EXCLK 3
E / S serie de 3 hilos CSI-Internal-OSC 2.4 kHz a - SO10, SI10, f RH 8

(CSI10) 2.5 MHz SCK10
Notas 1. Elementos de selección para la configuración estándar en la GUI del programador de memoria flash.
2. El rango de ajuste posible difiere según el voltaje. Para más detalles, consulte el capítulo de electricidad
especificaciones.
3. Debido a que otros factores además del error en la velocidad de transmisión, como la forma de onda de la señal, también afectan a UART
comunicación, evalúe minuciosamente el giro y el error de velocidad de transmisión.
Precaución Cuando se selecciona UART6, el reloj de recepción se calcula en función del comando de reinicio enviado desde
programador dedicado de memoria flash después de recibir el pulso FLMD0.
Observación f X : Reloj X1
f RH : Reloj de oscilación interno de alta velocidad.
Page 154
25.7.4 Comandos de comunicación

El 78K0 / KC2 se comunica con el programador de memoria flash dedicado mediante el uso de comandos. Las señales enviadas
del programador de memoria flash al 78K0 / KC2 se llaman comandos y las señales enviadas desde el 78K0 / KC2
al programador de memoria flash dedicado se llaman respuesta.
Figura 25-18. Comandos de comunicacion
Axxxx
Bxxxxx XXXXXX
Mando
XXXXCxxxxxx
AAAA
XXXX
ESTATUA
Respuesta
78K0 / KC2
Flash dedicado
programador
Los comandos de control de memoria flash del 78K0 / KC2 se enumeran en la tabla a continuación. Todos estos comandos son
emitido por el programador y el 78K0 / KC2 realiza el procesamiento correspondiente a los comandos respectivos.
Cuadro 25-8. Comandos de control de memoria flash
Clasificación Nombre del comando Función
Verificar Verificar Compara el contenido de un área específica de la memoria flash con

datos transmitidos desde el programador.
Borrar Borrado de chips Borra toda la memoria flash.
Borrar borrado Borra un área especificada en la memoria flash.
Cheque en blanco Bloquear cheque en blanco Comprueba si un bloque especificado en la memoria flash ha sido correctamente
borrado.
Escribir Programación Escribe datos en un área especificada en la memoria flash.
Consiguiendo información Estado Obtiene el estado operativo actual (datos de estado).
Firma de silicio Obtiene información de 78K0 / Kx2 (como el número de pieza y la memoria flash
configuración).
Version Get Obtiene la versión 78K0 / Kx2 y la versión de firmware.
Suma de comprobación Obtiene los datos de la suma de comprobación para un área específica.
Seguridad Conjunto de seguridad Establece información de seguridad.
Otros Reiniciar Se usa para detectar el estado de sincronización de la comunicación.
Conjunto de frecuencia oscilante Especifica una frecuencia de oscilación.
El 78K0 / KC2 devuelve una respuesta para el comando emitido por el programador de memoria flash dedicado. los
Los nombres de respuesta enviados desde el 78K0 / KC2 se enumeran a continuación.
Cuadro 25-9. Nombres de respuesta
Nombre de respuesta Función
ACK Reconoce comando / datos.
NAK Reconoce comandos / datos ilegales.
155 de 1189.
25.8 Configuraciones de seguridad
El 78K0 / KC2 admite una función de seguridad que prohíbe reescribir el programa de usuario escrito en el flash interno.
memoria, de modo que el programa no pueda ser cambiado por una persona no autorizada.
Las operaciones que se muestran a continuación se pueden realizar utilizando el comando set de seguridad. La configuración de seguridad es válida cuando
El modo de programación se establece a continuación.
• Deshabilitar el borrado por lotes (borrado de chip)
La ejecución de los comandos de borrado de bloque y borrado por lotes (borrado de chip) para bloques enteros en la memoria flash es
prohibido por esta configuración durante la programación a bordo / fuera de la placa. Una vez ejecutada la eliminación por lotes (chip
borrar) está prohibido, todas las configuraciones de prohibición (incluida la prohibición de borrado por lotes (borrado de chip)) pueden
ya no se cancelará
Precaución Después de establecer la configuración de seguridad para el borrado por lotes, no se puede borrar el dispositivo.
Además, incluso si se ejecuta un comando de escritura, los datos son diferentes de los que ya tiene
escrito en la memoria flash no se puede escribir, porque el comando borrar está deshabilitado.
• Deshabilitar el borrado de bloque
La ejecución del comando de borrado de bloque para un bloque específico en la memoria flash está prohibida durante el encendido / apagado
programación de placa. Sin embargo, los bloques pueden borrarse mediante la auto programación.
• Desactivar escritura
La ejecución de los comandos de escritura y borrado de bloques para bloques enteros en la memoria flash está prohibida durante
programación de placa / fuera de placa. Sin embargo, los bloques se pueden escribir por medio de la auto programación.
• Deshabilitar la reescritura del clúster de arranque 0
Ejecución del comando de borrado por lotes (borrado de chip), comando de borrado de bloque y comando de escritura en el clúster de arranque
Esta configuración prohíbe 0 (0000H a 0FFFH) en la memoria flash.
Precaución Si se ha aplicado una configuración de seguridad que reescribe el clúster de arranque 0, el clúster de arranque 0 de ese dispositivo
No será reescrito.
El borrado por lotes (borrado de chip), el borrado de bloques, los comandos de escritura y la reescritura del clúster de arranque 0 están habilitados de forma predeterminada
configuración cuando se envía la memoria flash. La seguridad se puede establecer mediante programación interna / externa y
programación. Cada configuración de seguridad se puede usar en combinación.
La prohibición de borrar bloques y escribir se borra ejecutando el comando de borrado por lotes (borrado de chip).
La Tabla 25-10 muestra la relación entre los comandos de borrado y escritura cuando la función de seguridad 78K0 / KC2
está habilitado.
Page 156
Tabla 25-10. Relación entre habilitar la función de seguridad y el comando
(1) Durante la programación a bordo / fuera de la placa
Seguridad válida Comando ejecutado
Batch Erase (Chip Erase) Borrar borrado Escribir
Prohibición de borrado por lotes (borrado de chips) No se puede borrar en lote Los bloques no pueden ser Se puede realizar Nota .
borrado.
Prohibición de borrar bloques Se puede borrar en lote. Puede ser llevado a cabo.
Prohibición de escribir No se puede realizar.
Prohibición de reescribir el clúster de arranque 0 No se puede borrar en lote El clúster de arranque 0 no se puede borrar El clúster de arranque 0 no puede ser
borrado. escrito.
Nota Confirme que no se hayan escrito datos en el área de escritura. Debido a que los datos no se pueden borrar después del borrado por lotes
(borrado de chip) está prohibido, no escriba datos si los datos no se han borrado.
(2) Durante la auto programación
Seguridad válida Comando ejecutado
Borrar borrado Escribir
Prohibición de borrado por lotes (borrado de chips) Los bloques se pueden borrar. Puede ser llevado a cabo.
Prohibición de borrar bloques
Prohibición de escribir
Prohibición de reescribir el clúster de arranque 0 El clúster de arranque 0 no se puede borrar. El clúster de arranque 0 no se puede escribir.
La Tabla 25-11 muestra cómo realizar configuraciones de seguridad en cada modo de programación.
Tabla 25-11. Configuración de seguridad en cada modo de programación
(1) Programación a bordo / fuera de placa
Seguridad Configuración de seguridad Cómo deshabilitar la configuración de seguridad
Prohibición de borrado por lotes (borrado de chips) Establecido a través de GUI de memoria flash dedicada No se puede deshabilitar después de la configuración.
programador, etc.
Prohibición de borrar bloques Ejecutar borrado por lotes (borrado de chip)
mando
Prohibición de reescribir el clúster de arranque 0 No se puede deshabilitar después de la configuración.
(2) Auto programación
Seguridad Configuración de seguridad Cómo deshabilitar la configuración de seguridad
Prohibición de borrado por lotes (borrado de chips) Establecer mediante el uso de la biblioteca de información. No se puede deshabilitar después de la configuración.
Prohibición de borrar bloques Ejecutar borrado por lotes (borrado de chip)

comando durante a bordo / fuera de placa
programación (no se puede deshabilitar durante
auto programación)
Prohibición de reescribir el clúster de arranque 0 No se puede deshabilitar después de la configuración.
Page 157
25.9 Tiempo de procesamiento para cada comando cuando se utiliza PG-FP4 (Referencia)
La siguiente tabla muestra el tiempo de procesamiento para cada comando (referencia) cuando el PG-FP4 se utiliza como
programador dedicado de memoria flash.
Tabla 25-12. Tiempo de procesamiento para cada comando cuando se utiliza PG-FP4 (referencia)
(1) μ PD78F0515, 78F0515D (capacidad ROM interna: 60 KB)
Comando de Puerto: CSI-Internal-OSC Puerto: UART-Ext-FP4CK (reloj del sistema principal externo (f EXCLK )),
PG-FP4 (Alta velocidad interna Velocidad: 115.200 bps

reloj de oscilación (f RH )),
Frecuencia: 2.0 MHz Frecuencia: 20 MHz
Velocidad: 2.5 MHz
Firma 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
Cheque en blanco 1 s (TIP.) 1 s (TIP.) 1 s (TIP.)
Borrar 1,5 s (TIP.) 1 s (TIP.) 1 s (TIP.)
Programa 5 s (TIP.) 9 s (TIP.) 9 s (TIP.)
Verificar 2 s (TIP.) 6,5 s (TIP.) 6,5 s (TIP.)
EPV 6 s (TIP.) 10,5 s (TIP.) 10,5 s (TIP.)
Suma de comprobación 0,5 s (TYP.) 1 s (TIP.) 1 s (TIP.)
Seguridad 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
(2) μ PD78F0513, 78F0513D (capacidad interna de ROM: 32 KB)
Comando de Puerto: CSI-Internal-OSC Puerto: UART-Ext-FP4CK (reloj del sistema principal externo (f EXCLK )),
PG-FP4 (Alta velocidad interna
Velocidad: 115.200 bps
reloj de oscilación (f RH )),
Frecuencia: 2.0 MHz Frecuencia: 20 MHz
Velocidad: 2.5 MHz
Firma 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
Cheque en blanco 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
Borrar 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
Programa 2.5 s (TIP.) 5 s (TIP.) 5 s (TIP.)
Verificar 1,5 s (TIP.) 4 s (TIP.) 3,5 s (TIP.)
EPV 3,5 s (TIP.) 6 s (TIP.) 6 s (TIP.)
Suma de comprobación 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
Seguridad 0,5 s (TYP.) 0,5 s (TYP.) 0,5 s (TYP.)
<R> Precaución Al ejecutar el intercambio de arranque, no use el comando EPV con el flash dedicado
programador de memoria.
Page 158
25.10 Programación de memoria flash por autoprogramación
El 78K0 / KC2 admite una función de programación automática que se puede utilizar para reescribir la memoria flash a través de un usuario
programa. Debido a que esta función permite que una aplicación de usuario reescriba la memoria flash usando una auto programación
biblioteca, se puede usar para actualizar el programa en el campo.
Si se produce una interrupción durante la programación automática, la programación automática se puede detener temporalmente e interrumpir el servicio
puede ser ejecutado Para ejecutar el servicio de interrupción, restablezca el modo de operación normal después de que se haya programado
se detuvo y ejecutó la instrucción EI. Después de que el modo de programación automática se restablezca más tarde, se puede programar
reanudado
Observación Para obtener detalles sobre la función de programación automática y la biblioteca de programación automática 78K0 / KC2, consulte
78K0 / Kx2 Flash Memory Self Programming User Manual (U17516E) .
Precauciones 1. La función de programación automática no se puede utilizar cuando la CPU funciona con el subsistema
reloj.
2. Ingrese un nivel alto al pin FLMD0 durante la auto programación.
3. Asegúrese de ejecutar la instrucción DI antes de comenzar la auto programación.
La función de auto programación verifica los indicadores de solicitud de interrupción (IF0L, IF0H, IF1L e IF1H).
Si se genera una solicitud de interrupción, la auto programación se detiene.
4. La programación automática también se detiene por una solicitud de interrupción que no se enmascara incluso en la DI
estado. Para evitar esto, enmascare la interrupción utilizando los registros de bandera de máscara de interrupción (MK0L,
MK0H, MK1L y MK1H).
5. Asigne el programa de entrada para la auto programación en el área común de 0000H a 7FFFH.
Figura 25-19. Modo de operación y mapa de memoria para auto programación ( μ PD78F0515)
FFFFH FFFFH
FF00H SFR SFR
FF00H
FEFFH FEFFH
Alta interna Alta interna
RAM de velocidad RAM de velocidad
FB00H FB00H
FAFFH FAFFH
Reservado Reservado
F800H F800H
F7FFH F7FFH
Interno
RAM de expansión Interno
Memoria flash RAM de expansión Memoria flash
controlar controlar
F000H ROM de firmware ROM de firmware
F000H
EFFFH EFFFH
Inhabilitar
Inhabilitar Habilitar
accediendo
accediendo accediendo
8000H 8000H
7FFFH 7FFFH
Memoria flash Memoria flash

(área común) Se pueden obtener instrucciones (área común)
Las instrucciones pueden ser
del area comun.
traído de común
0000H 0000H área y firmware ROM.
Modo normal Modo de auto programación
Page 159
La siguiente figura ilustra un flujo de reescritura de la memoria flash utilizando una biblioteca de programación automática.
Figura 25-20. Flujo de autoprogramación (reescritura de memoria flash)
Inicio de auto programación
Pin FLMD0
Nivel bajo → Nivel alto
FlashStart
Configuración del entorno operativo
FlashEnv
CheckFLMD
No
Terminación normal?
si
FlashBlockBlankCheck
No
¿Borrado?
si
FlashBlockErase
FlashWordWrite
si
No
No
si
FlashBlockVerify
No
si
FlashEnd
Pin FLMD0
Nivel alto → Nivel bajo
Fin de la auto programación
Observación Para obtener detalles sobre la biblioteca de programación automática, consulte 78K0 / Kx2 Memoria Flash Programación del usuario
Manual (U17516E) .
160 de 1189.
La siguiente tabla muestra el tiempo de procesamiento y el tiempo de respuesta de interrupción para la biblioteca de auto programación.
<R> Tabla 25-13. Tiempo de procesamiento para la biblioteca de auto programación (1/3)
(1) Cuando se utiliza un reloj de oscilación interno de alta velocidad y la RAM de entrada se encuentra fuera de corto directo
rango de direccionamiento
Nombre de biblioteca Tiempo de procesamiento ( μ s)
Modelo normal del compilador de C Modelo estático de compilador / ensamblador de C
Min. Max. Min. Max.
Biblioteca de inicio de auto programación 4.25

Inicializar biblioteca 977,75
Biblioteca de verificación de modo 753.875 753.125
Bloquear biblioteca de cheques en blanco 12770.875 12765.875

Biblioteca de borrado de bloques 36909,5 356318 36904.5 356296.25
Biblioteca de escritura de Word 1214 (1214.375) 2409 (2409.375) 1207 (1207.375) 2402 (2402.375)
Bloquear verificar biblioteca 25618.875 25613.875
Biblioteca final de auto programación 4.25
Obtener biblioteca de información Valor de opción: 03H 871.25 (871.375) 866 (866.125)
Valor de opción: 04H 863.375 (863.5) 858.125 (858.25)
Valor de opción: 05H 1024.75 (1043.625) 1037,5 (1038,375)
Establecer biblioteca de información 105524.75 790809.375 105523.75 790808.375
Biblioteca de escritura EEPROM 1496,5 2691,5 1489,5 2684,5
(1496.875) (2691.875) (1489.875) (2684.875)
(2) Cuando se usa un reloj de oscilación interno de alta velocidad y la RAM de entrada se encuentra en un direccionamiento directo corto
rango

Min. Max. Min. Max.
Biblioteca de inicio de auto programación 4.25
Inicializar biblioteca 443,5

Biblioteca de verificación de modo 219,625 218.875
Bloquear biblioteca de cheques en blanco 12236.625 12231.625
Biblioteca de borrado de bloques 36363.25 355771.75 36358.25 355750

Biblioteca de escritura de Word 679,75 1874.75 672,75 1867,75
(680.125) (1875.125) (673.125) (1868.125)
Bloquear verificar biblioteca 25072.625 25067.625
Biblioteca final de auto programación 4.25
Obtener biblioteca de información Valor de opción: 03H 337 (337.125) 331,75 (331,875)
Valor de opción: 04H 329,125 (239,25) 323,875 (324)
Valor de opción: 05H 502.25 (503.125) 497 (497.875)
Establecer biblioteca de información 104978.5 541143.125 104977.5 541142.125
Biblioteca de escritura EEPROM 962.25 2157.25 955.25 2150.25

(962.625) (2157.625) (955.625) (2150.625)
Observaciones 1. Los valores entre paréntesis indican valores cuando una estructura de dirección de inicio de escritura se encuentra fuera de
RAM interna de alta velocidad.
2. Los tiempos de procesamiento anteriores son aquellos durante la operación estabilizada del oscilador interno de alta velocidad
(RSTS = 1).
3. RSTS: Bit 7 del registro del modo de oscilación interno (RCM)
Page 161
(3) Cuando se utiliza el reloj del sistema de alta velocidad (oscilación X1 o entrada de reloj externo) y se localiza la RAM de entrada
fuera del rango de direccionamiento directo corto
Min. Max. Min. Max.
Biblioteca de inicio de auto programación 34 / f CPU
Inicializar biblioteca 49 / f CPU + 485.8125
Biblioteca de verificación de modo 35 / f CPU + 374.75 29 / f CPU + 374.75
Bloquear biblioteca de cheques en blanco 174 / f CPU + 6382.0625 134 / f CPU + 6382.0625
Biblioteca de borrado de bloques 174 / f CPU + 174 / f CPU + 134 / f CPU + 134 / f CPU +
31093.875 298948.125 31093.875 298948.125
Biblioteca de escritura de Word 318 (321) / f CPU + 318 (321) / f CPU + 262 (265) / f CPU + 262 (265) / f CPU +
644.125 1491,625 644.125 1491,625
Bloquear verificar biblioteca 174 / f CPU + 13448.5625 134 / f CPU + 13448.5625
Biblioteca final de auto programación 34 / f CPU
Obtener biblioteca de información Valor de opción: 03H 171 (172) / f CPU + 432.4375 129 (130) / f CPU + 432.4375
Valor de opción: 04H 181 (182) / f CPU + 427.875 139 (140) / f CPU + 427.875
Establecer biblioteca de información 75 / f CPU + 75 / f CPU + 652400 67f CPU + 67F CPU + 652400
79157.6875 79157.6875
Biblioteca de escritura EEPROM 318 (321) / f CPU + 318 (321) / f CPU + 262 (265) / f CPU + 262 (265) / f CPU +
799.875 1647.375 799.875 1647.375

(RSTS = 1).
3. f CPU : frecuencia de reloj de funcionamiento de la CPU

Page 162
(4) Cuando se utiliza el reloj del sistema de alta velocidad (oscilación X1 o entrada de reloj externo) y se localiza la RAM de entrada
en corto rango de direccionamiento directo

Min. Max. Min. Max.
Biblioteca de inicio de auto programación 34 / f CPU
Inicializar biblioteca 49 / f CPU + 224.6875
Biblioteca de verificación de modo 35 / f CPU + 113.625 29 / f CPU + 113.625
Bloquear biblioteca de cheques en blanco 174 / f CPU + 6120.9375 134 / f CPU + 6120.9375
Biblioteca de borrado de bloques 174 / f CPU + 174 / f CPU + 134 / f CPU + 134 / f CPU +
30820.75 298675 30820.75 298675
Biblioteca de escritura de Word 318 (321) / f CPU + 318 (321) / f CPU + 262 (265) / f CPU + 262 (265) / f CPU +
383 1230,5 383 1230,5
Bloquear verificar biblioteca 174 / f CPU + 13175.4375 134 / f CPU + 13175.4375
Biblioteca final de auto programación 34 / f CPU
Obtener biblioteca de información Valor de opción: 03H 171 (172) / f CPU + 171.3125 129 (130) / f CPU + 171.3125
Establecer biblioteca de información 75 / f CPU + 75 / f CPU + 67f CPU + 67f CPU +

78884.5625 527566.875 78884.5625 527566.875
Biblioteca de escritura EEPROM 318 (321) / f CPU + 318 (321) / f CPU + 262 (265) / f CPU + 262 (265) / f CPU +
538,75 1386.25 538,75 1386.25

(RSTS = 1).
3. f CPU : frecuencia de reloj de funcionamiento de la CPU

Page 163
<R> Tabla 25-14. Tiempo de respuesta de interrupción para la biblioteca de auto programación (1/2)
(1) Cuando se usa un reloj de oscilación interno de alta velocidad
Nombre de biblioteca Tiempo de respuesta de interrupción ( μ s (máx.))
Ubicación de RAM de entrada Ubicación de RAM de entrada Ubicación de RAM de entrada Ubicación de RAM de entrada
está afuera corto es en resumen directo está afuera corto es en resumen directo
direccionamiento directo rango de direccionamiento direccionamiento directo rango de direccionamiento
rango rango
Bloquear biblioteca de cheques en blanco 933,6 668,6 927,9 662,9

Biblioteca de borrado de bloques 1026,6 763,6 1020,9 757,9
Biblioteca de escritura de Word 2505,8 1942.8 2497,8 1934.8
Bloquear verificar biblioteca 958,6 693,6 952,9 687,9

Establecer biblioteca de información 476,5 211,5 475,5 210,5
Biblioteca de escritura EEPROM 2760,8 2168,8 2759,5 2167,5
Observaciones 1. Los tiempos de respuesta de interrupción anteriores son aquellos durante la operación estabilizada de la alta velocidad interna
oscilador (RSTS = 1).
2. RSTS: Bit 7 del registro de modo de oscilación interno (RCM)
(2) Cuando se utiliza el reloj del sistema de alta velocidad (modelo normal del compilador C)
RSTOP = 0, RSTS = 1 RSTOP = 1
rango rango
Bloquear biblioteca de cheques en blanco 179 / f CPU + 507 179 / f CPU + 407 179 / f CPU + 1650 179 / f CPU + 714
Biblioteca de borrado de bloques 179 / f CPU + 559 179 / f CPU + 460 179 / f CPU + 1702 179 / f CPU + 767
Biblioteca de escritura de Word 333 / f CPU + 1589 333 / f CPU + 1298 333 / f CPU + 2732 333 / f CPU + 1605
Bloquear verificar biblioteca 179 / f CPU + 518 179 / f CPU + 418 179 / f CPU + 1661 179 / f CPU + 725
Establecer biblioteca de información 80 / f CPU + 370 80 / f CPU + 165 80 / f CPU + 1513 80 / f CPU + 472
Biblioteca de escritura EEPROM Nota 29 / f CPU + 1759 29 / f CPU + 1468 29 / f CPU + 1759 29 / f CPU + 1468
333 / f CPU + 834 333 / f CPU + 512 333 / f CPU + 2061 333 / f CPU + 873
Nota El valor más largo del tiempo de respuesta de interrupción de la biblioteca de escritura EEPROM se convierte en Máx. valor, dependiendo
en el valor de f CPU .
Observaciones 1. f CPU : frecuencia de reloj de funcionamiento de la CPU

2. RSTOP: Bit 0 del registro del modo de oscilación interno (RCM)
Page 164
<R> Tabla 25-14. Tiempo de respuesta de interrupción para la biblioteca de auto programación (2/2)
(3) Cuando se utiliza el reloj del sistema de alta velocidad (modelo estático del compilador / ensamblador C)
RSTOP = 0, RSTS = 1 RSTOP = 1

rango rango
Bloquear biblioteca de cheques en blanco 136 / f CPU + 507 136 / f CPU + 407 136 / f CPU + 1650 136 / f CPU + 714
Biblioteca de borrado de bloques 136 / f CPU + 559 136 / f CPU + 460 136 / f CPU + 1702 136 / f CPU + 767
Biblioteca de escritura de Word 272 / f CPU + 1589 272 / f CPU + 1298 272 / f CPU + 2732 272 / f CPU + 1605
Bloquear verificar biblioteca 136 / f CPU + 518 136 / f CPU + 418 136 / f CPU + 1661 136 / f CPU + 725
Establecer biblioteca de información 72 / f CPU + 370 72 / f CPU + 165 72 / f CPU + 1513 72 / f CPU + 472
Biblioteca de escritura EEPROM Nota 19 / f CPU + 1759 19 / f CPU + 1468 19 / f CPU + 1759 19 / f CPU + 1468
268 / f CPU + 834 268 / f CPU + 512 268 / f CPU + 2061 268 / f CPU + 873
Nota El valor más largo del tiempo de respuesta de interrupción de la biblioteca de escritura EEPROM se convierte en Máx. valor, dependiendo
en el valor de f CPU .
Observaciones 1. f CPU : frecuencia de reloj de funcionamiento de la CPU

2. RSTOP: Bit 0 del registro del modo de oscilación interno (RCM)
Page 165
25.10.1 Función de intercambio de arranque
Si la reescritura del área de arranque ha fallado durante la autoprogramación debido a un corte de energía u otra causa, los datos en
el área de arranque puede perderse y el programa no puede reiniciarse reiniciando.
La función de intercambio de arranque se usa para evitar este problema.
Antes de borrar el clúster de arranque 0 Nota , que es un área de programa de arranque, mediante la auto programación, escriba un nuevo programa de arranque en
arranque el clúster 1 de antemano. Cuando el programa se haya escrito correctamente en el clúster de arranque 1, intercambie este clúster de arranque 1 y
grupo de arranque 0 mediante el uso de la función de información del firmware del 78K0 / KC2, de modo que el grupo de arranque 1 se utiliza como
área de arranque. Después de eso, borre o escriba el área original del programa de arranque, arranque el clúster 0.
Como resultado, incluso si se produce un fallo de alimentación mientras se reescribe el área de programación de arranque, el programa es
se ejecuta correctamente porque se inicia desde el clúster de arranque 1 para intercambiarse cuando el programa se reinicia y se inicia a continuación.
Si el programa se ha escrito correctamente en el clúster de arranque 0, restaure el área de arranque original utilizando el conjunto
Función de información del firmware del 78K0 / KC2.
Nota Un clúster de arranque es un área de 4 KB y la función de intercambio de arranque intercambia los clústeres de arranque 0 y 1.
Grupo de inicio 0 (0000H a 0FFFH): área del programa de inicio original

Boot cluster 1 (1000H a 1FFFH): Área sujeta a la función de intercambio de arranque
<R> Precaución Al ejecutar el intercambio de arranque, no use el comando EPV con la memoria flash dedicada
programador.
<R> Figura 25-21. Función de intercambio de arranque
XXXXH
Auto programación Programa de usuario Configuración de la bandera de arranque

Programa de usuario
Programa de usuario
para iniciar el clúster 1
2000H
Nuevo programa de arranque Nuevo programa de arranque
Programa de usuario (grupo de arranque 1)
(grupo de arranque 1)
1000 h Bota
Programa de arranque Programa de arranque Programa de arranque

(clúster de arranque 0) (clúster de arranque 0) (clúster de arranque 0)
0000H
Bota Bota
XXXXH
Auto programación Configuración de la bandera de arranque

Programa de usuario Programa de usuario
para iniciar el clúster 0
2000H
(grupo de arranque 1) (grupo de arranque 1)
1000 h Bota
(clúster de arranque 0) (clúster de arranque 0)
0000H
Bota
<R> Observación El clúster de arranque 1 se convierte en 0000H a 0FFFH cuando se genera un reinicio después de que se haya establecido el indicador de arranque.
Page 166
<R> Figura 25-22. Ejemplo de ejecución de intercambio de arranque
Número de bloque
Borrando el bloque 4 Borrando el bloque 5 Borrando el bloque 6 Borrando el bloque 7
77 Programa 77 Programa 77 Programa
77 Programa 77
Bota 66 Programa 66 Programa 66 Programa 66 66
grupo 1 55 Programa 55 Programa 55 55 55
44 Programa
1000 h 44 44 44 44
3 Programa de arranque 3 Programa de arranque 3 Programa de arranque 3 Programa de arranque 3 Programa de arranque
Bota 2 Programa de arranque 2 Programa de arranque 2 Programa de arranque 2 Programa de arranque 2 Programa de arranque
grupo 0 1 Programa de arranque 1 Programa de arranque 1 Programa de arranque 1 Programa de arranque 1 Programa de arranque
00 Programa de arranque 0000H 00 Programa de arranque

00 Programa de arranque
00 Programa de arranque 00 Programa de arranque
Arrancado por el clúster de arranque 0
Escribir bloques del 5 al 7 Cambio de arranque Borrando el bloque 0 Borrando el bloque 1

7 7 Nuevo programa de arranque
7 7 Nuevo programa de arranque 7 7 Nuevo programa de arranque 7 7 Nuevo programa de arranque
6 6 Nuevo programa de arranque 6 6 Nuevo programa de arranque
4 4 Nuevo programa de arranque
4 4 Nuevo programa de arranque 0000H 4 4 Nuevo programa de arranque 4 4 Nuevo programa de arranque
3
3 Programa de arranque Programa de arranque 3 Programa de arranque
Programa de arranque Programa de arranque Programa de arranque Programa de arranque
2 2 2 2
1 Programa de arranque 1 Programa de arranque 1
Programa de arranque
00 Programa de arranque 00
00 1000 h 00
Borrando el bloque 2 Borrando el bloque 3 Escribir bloques del 0 al 3 Cambio de arranque

7 7 Nuevo programa de arranque 7 7 Nuevo programa de arranque 7 7 Nuevo programa de arranque 7 7 Nuevo programa de arranque
4 4 Nuevo programa de arranque 4 Nuevo programa de arranque 4 Nuevo programa de arranque 4 Nuevo programa de arranque 1000 h
3 Programa de arranque 3 3 Nuevo programa de arranque 3 Nuevo programa de arranque
2 2 2 Nuevo programa de arranque 2 Nuevo programa de arranque
1 1 1 Nuevo programa de arranque 1 Nuevo programa de arranque
00 00 0 0 Nuevo programa de arranque 0 0 Nuevo programa de arranque 0000H
Page 167
CAPÍTULO 26 FUNCIÓN DE DEPURACIÓN EN CHIP ( µ PD78F0513D Y 78F0515D SOLAMENTE)
<R> 26.1 Conexión de QB-78K0MINI o QB-MINI2 a µ PD78F0513D y 78F0515D
Los µ PD78F0513D y 78F0515D usan V DD , FLMD0, RESET, OCD0A / X1 (u OCD1A / P31), OCD0B / X2 (o
OCD1B / P32) y pines V SS para comunicarse con la máquina host a través de un emulador de depuración en chip (QB-78K0MINI o
QB-MINI2). Se puede seleccionar si se utilizan OCD0A / X1 y OCD1A / P31, u OCD0B / X2 y OCD1B / P32.
Precaución Los µ PD78F0513D y 78F0515D tienen una función de depuración en chip. No use estos productos para
producción en masa porque su fiabilidad no puede garantizarse después de la función de depuración en chip
se ha utilizado, dado el número de veces que se puede reescribir la memoria flash. Comité ejecutivo nacional
Electronics no acepta quejas sobre estos productos.
Figura 26-1. Ejemplo de conexión de QB-78K0MINI o QB-MINI2 y µ PD78F0513D, 78F0515D

(Cuando se utilizan OCD0A / X1 y OCD0B / X2)
V DD V DD V DD Restablecer circuito
Conector de destino
(10 pines) 1 kΩ
(Recomendado)
Restablecer señal
RESET_IN Nota 1
10 kΩ Dispositivo de destino
(Recomendado)
RESET_OUT REINICIAR
FLMD0 FLMD0
Nota 2
V DD V DD
X2 (DATOS) Nota 3 X2 / OCD0B
GND
X1 (CLK) Nota 3 X1 / OCD0A
P31
GND
GND
RFU
(Abierto)
RFU
(Abierto) Nota 2
Precauciones 1. Ingrese el reloj desde el pin OCD0A / X1 durante la depuración en el chip.

2. Controle los pines OCD0A / X1 y OCD0B / X2 tirando externamente del pin OCD1A / P31 o
usando un circuito externo usando el pin P130 Note 4 (que emite un nivel bajo cuando el dispositivo está encendido
Reiniciar).
Notas 1. Esta conexión está diseñada asumiendo que la señal de reinicio se emite desde el búfer de drenaje abierto N-ch
(resistencia de salida: 100 Ω o menos). Para más detalles, consulte el Manual del usuario QB-78K0MINI (U17029E) o QB-
Manual del usuario de MINI2 (U18371E) .
2. Haga la resistencia desplegable de 470 Ω o más (10 kΩ: recomendado).
3. Los caracteres sin paréntesis representan el nombre QB-78K0MINI, y los que están entre paréntesis
Nombre QB-MINI2.
Page 168
Figura 26-2. Ejemplo de conexión de QB-78K0MINI o QB-MINI2 y µ PD78F0513D, 78F0515D

(Cuando se utilizan OCD1A / P31 y OCD1B / P32)
V DD V DD V DD V DD Restablecer circuito
Conector de destino
(10 pines) 3 a 10 kΩ 1 kΩ Restablecer señal
(Recomendado) Nota 2 (Recomendado)
RESET_IN Nota 1
10 kΩ Dispositivo de destino
(Recomendado)
RESET_OUT REINICIAR
FLMD0 FLMD0
Nota 3
V DD V DD
X2 (DATOS) Nota 4 OCD1B / P32
GND
X1 (CLK) Nota 4 OCD1A / P31
GND
GND
RFU
(Abierto)
RFU
(Abierto) Nota 3
Notas 1. Esta conexión está diseñada asumiendo que la señal de reinicio se emite desde el búfer de drenaje abierto N-ch
(resistencia de salida: 100 Ω o menos). Para más detalles, consulte el Manual del usuario QB-78K0MINI (U17029E) o QB-
Manual del usuario de MINI2 (U18371E) .
2. Este es el procesamiento del pin cuando OCD1B / P32 se configura como el puerto de entrada (para evitar que el pin sea
izquierdo abierto cuando no está conectado a QB-78K0MINI o QB-MINI2).
3. Haga la resistencia desplegable de 470 Ω o más (10 kΩ: recomendado).
4. Los caracteres sin paréntesis representan el nombre QB-78K0MINI, y los que están entre paréntesis
Nombre QB-MINI2.
Conecte el pin FLMD0 de la siguiente manera cuando realice la auto programación mediante depuración en chip.
Figura 26-3. Conexión del pin FLMD0 para autoprogramación mediante depuración en chip
Conector de destino µ PD78F0513D, 78F0515D
Puerto
1 k Ω (recomendado)
FLMD0 FLMD0
10 k Ω (recomendado)
Page 169
<R> 26.2 Área reservada utilizada por QB-78K0MINI y QB-MINI2
QB-78K0MINI y QB-MINI2 utilizan las áreas reservadas que se muestran en la Figura 26-4 a continuación para implementar la comunicación con
la μ PD78F0513D y 78F0515D, o cada función de depuración. Las áreas reservadas sombreadas se utilizan para los respectivos
funciones de depuración que se utilizarán, y las otras áreas siempre se utilizan para la depuración. Estas áreas reservadas pueden ser
asegurado mediante el uso de programas de usuario y opciones de compilación.
Cuando utilice una operación de intercambio de arranque durante la programación automática, configure el mismo valor para iniciar el clúster 1 de antemano.
Para obtener detalles sobre el área reservada, consulte el Manual del usuario QB-78K0MINI (U17029E) o el Manual del usuario QB-MINI2
(U18371E) .
Figura 26-4. Área reservada utilizada por QB-78K0MINI y QB-MINI2
ROM interna RAM interna
28FH Área de pila para depurar

(Máx. 16 bytes)
Área de pseudo RRM
(256 bytes)
190H
18FH FF7FH
Área de pseudo RRM
Área de monitor de depuración (16 bytes) Nota
F7F0H
(257 bytes)
8FH
8EH
Área de identificación de seguridad
(10 bytes)
85H
84H Área de bytes de opción (1 byte)
7FH
Área de interrupción de software (2 bytes)
7EH
03H
Área del monitor de depuración (2 bytes)
02H
00H
Nota No es necesario asegurar esta área para productos ( µ PD78F0513D) que no tienen RAM de expansión interna
incorporado.
Observación de áreas reservadas sombreadas: área utilizada para las funciones de depuración respectivas que se utilizarán
Otras áreas reservadas: áreas siempre utilizadas para la depuración
Page 170
CAPÍTULO 27 CONJUNTO DE INSTRUCCIONES
Este capítulo enumera cada conjunto de instrucciones del 78K0 / KC2 en forma de tabla. Para detalles de cada operación y operación
código, consulte el documento separado Manual de usuario de las instrucciones de la serie 78K / 0 (U12326E) .
27.1 Convenciones utilizadas en la lista de operaciones
27.1.1 Identificadores de operandos y métodos de especificación

Los operandos se escriben en la columna "Operando" de cada instrucción de acuerdo con el método de especificación de
el identificador de operando de la instrucción (consulte las especificaciones del ensamblador para más detalles). Cuando hay dos o más
métodos, seleccione uno de ellos. Las letras mayúsculas y los símbolos #,!, $ Y [] son palabras clave y deben escribirse como
son. Cada símbolo tiene el siguiente significado.
• #: especificación de datos inmediata

•!: Especificación de dirección absoluta
• $: especificación de dirección relativa
• []: especificación de dirección indirecta
En el caso de datos inmediatos, describa un valor numérico apropiado o una etiqueta. Cuando use una etiqueta, asegúrese de
escriba los símbolos #,!, $ y [].
Para los identificadores de registro de operando r y rp, ya sea nombres de funciones (X, A, C, etc.) o nombres absolutos (nombres en
los paréntesis en la tabla a continuación, R0, R1, R2, etc.) pueden usarse para la especificación.
Tabla 27-1. Identificadores de operandos y métodos de especificación
Identificador Método de especificación
r X (R0), A (R1), C (R2), B (R3), E (R4), D (R5), L (R6), H (R7)

rp AX (RP0), BC (RP1), DE (RP2), HL (RP3)
sfr Símbolo de registro de función especial Nota

sfrp Símbolo de registro de función especial (registro manipulable de 16 bits incluso direcciones pares) Nota
saddr FE20H a FF1FH Datos inmediatos o etiquetas

saddrp FE20H a FF1FH Datos o etiquetas inmediatos (incluso solo dirección)
addr16 0000H a FFFFH Datos inmediatos o etiquetas
(Solo direcciones pares para instrucciones de transferencia de datos de 16 bits)

addr11 0800H a 0FFFH Datos inmediatos o etiquetas
addr5 0040H a 007FH Datos inmediatos o etiquetas (incluso dirección solamente)
palabra Datos inmediatos de 16 bits o etiqueta
byte Datos inmediatos de 8 bits o etiqueta
poco Datos inmediatos de 3 bits o etiqueta
RBn RB0 a RB3
Nota No se puede acceder a las direcciones de FFD0H a FFDFH con estos operandos.
Observación Para los símbolos de registro de funciones especiales, consulte la Tabla 3-7 Lista de registros de funciones especiales .
Página 171
27.1.2 Descripción de la columna de operación

UNA: Un registro; Acumulador de 8 bits
X: Registro X
SI: Registro B
C: Registro C
RE: Registro D
MI: Registro E
H: Registro H
L: Registro L
HACHA: Par de registro AX; Acumulador de 16 bits
ANTES DE Par
CRISTO:
de registro BC
DELAWARE:
Par de registro DE
HL: Par de registro HL
ORDENADOR
Contador
PERSONAL:
de programa
SP: Puntero de pila
PSW: palabra de estado del programa
CY: Llevar bandera
C.A: Bandera de transporte auxiliar
Z: Bandera cero
RBS: Registrar bandera de selección de banco
ES DECIR: Indicador de habilitación de solicitud de interrupción
(): Contenidos de memoria indicados por dirección o contenidos de registro entre paréntesis
X H , X L : 8 bits más altos y 8 bits más bajos de registro de 16 bits
∧: Producto lógico (Y)
∨: Suma lógica (OR)
∨: Suma lógica exclusiva (OR exclusivo)
⎯⎯
: Datos invertidos
addr16: datos inmediatos de 16 bits o etiqueta
jdisp8: datos firmados de 8 bits (valor de desplazamiento)
27.1.3 Descripción de la columna de operación de bandera

(En blanco): no afectado
0: Autorizado a 0
1: Establecer en 1
×: Establecido / borrado de acuerdo con el resultado
R: El valor previamente guardado se restaura
Page 172
27.2 Lista de operaciones
Instrucción Relojes Bandera

Mnemotécnico Operandos Bytes Operación
Grupo Nota 1 Nota 2 Z AC CY
Datos de 8 bits MOV r, #byte 2 44 - r ← byte
transferir saddr, #byte 3 66 77 (saddr) ← byte
sfr, #byte 3 - 77 sfr ← byte
A, r
Nota 3
1 2 - A←r
r, A
Nota 3
1 2 - r←A
A, saddr 2 44 55 A ← (saddr)
saddr, A 2 44 55 (saddr) ← A
A, sfr 2 - 55 A ← sfr
sfr, A 2 - 55 sfr ← A
A,! Addr16 3 8 99 A ← (addr16)
! addr16, A 3 8 99 (addr16) ← A
PSW, #byte 3 - 77 PSW ← byte ×××
A, PSW 2 - 55 A ← PSW
PSW, A 2 - 55 PSW ← A ×××
A, [DE] 1 44 55 A ← (DE)
[DEA 1 44 55 (DE) ← A
A, [HL] 1 44 55 A ← (HL)
[HL], A 1 44 55 (HL) ← A
A, [HL + byte] 2 8 99 A ← (HL + byte)
[HL + byte], A 2 8 99 (HL + byte) ← A
A, [HL + B] 1 66 77 A ← (HL + B)
[HL + B], A 1 66 77 (HL + B) ← A
A, [HL + C] 1 66 77 A ← (HL + C)
[HL + C], A 1 66 77 (HL + C) ← A
XCH A, r
Nota 3
1 2 - A↔r
A, saddr 2 44 66 A ↔ (saddr)
A, sfr 2 - 66 A ↔ (sfr)
A,! Addr16 3 8 10 A ↔ (addr16)
A, [DE] 1 44 66 A ↔ (DE)
A, [HL] 1 44 66 A ↔ (HL)
A, [HL + byte] 2 8 10 A ↔ (HL + byte)
A, [HL + B] 2 8 10 A ↔ (HL + B)
A, [HL + C] 2 8 10 A ↔ (HL + C)
Notas 1. Cuando se accede al área RAM interna de alta velocidad o para una instrucción sin acceso a datos
2. Cuando se accede a un área excepto el área RAM interna de alta velocidad
3. Excepto "r = A"
Observaciones 1. Un ciclo de reloj de instrucciones es un ciclo del reloj de la CPU (f CPU ) seleccionado por el reloj del procesador
registro de control (PCC).
2. Este ciclo de reloj se aplica al programa ROM interno.
Page 173

Datos de 16 bits MOVW rp, #word 3 66 - rp ← palabra
transferir saddrp, #word 44 8 10 (saddrp) ← palabra
sfrp, #word 44 - 10 sfrp ← palabra
AX, saddrp 2 66 8 AX ← (saddrp)
saddrp, AX 2 66 8 (saddrp) ← AX
AX, sfrp 2 - 8 AX ← sfrp
sfrp, AX 2 - 8 sfrp ← AX
AX, rp
Nota 3
1 44 - AX ← rp
rp, AX
Nota 3
1 44 - rp ← AX
AX,! Addr16 3 10 12 AX ← (addr16)
! addr16, AX 3 10 12 (addr16) ← AX
XCHW AX, rp
Nota 3
1 44 - AX ↔ rp
8 bits AÑADIR A, #byte 2 44 - A, CY ← A + byte ×××
operación saddr, #byte 3 66 8 (saddr), CY ← (saddr) + byte ×××
A, r
Nota 4
2 44 - A, CY ← A + r ×××
r, A 2 44 - r, CY ← r + A ×××
A, saddr 2 44 55 A, CY ← A + (saddr) ×××
A,! Addr16 3 8 99 A, CY ← A + (addr16) ×××
A, [HL] 1 44 55 A, CY ← A + (HL) ×××
A, [HL + byte] 2 8 99 A, CY ← A + (HL + byte) ×××
A, [HL + B] 2 8 99 A, CY ← A + (HL + B) ×××
A, [HL + C] 2 8 99 A, CY ← A + (HL + C) ×××
ADDC A, #byte 2 44 - A, CY ← A + byte + CY ×××
saddr, #byte 3 66 8 (saddr), CY ← (saddr) + byte + CY ×××
A, r
Nota 4
2 44 - A, CY ← A + r + CY ×××
r, A 2 44 - r, CY ← r + A + CY ×××
A, saddr 2 44 55 A, CY ← A + (saddr) + CY ×××
A,! Addr16 3 8 99 A, CY ← A + (addr16) + C ×××
A, [HL] 1 44 55 A, CY ← A + (HL) + CY ×××
A, [HL + byte] 2 8 99 A, CY ← A + (HL + byte) + CY ×××
A, [HL + B] 2 8 99 A, CY ← A + (HL + B) + CY ×××
A, [HL + C] 2 8 99 A, CY ← A + (HL + C) + CY ×××
3. Solo cuando rp = BC, DE o HL
4. Excepto "r = A"
Page 174

8 bits SUB A, #byte 2 44 - A, CY ← A - byte ×××
operación saddr, #byte 3 66 8 (saddr), CY ← (saddr) - byte ×××
A, r
Nota 3
2 44 - A, CY ← A - r ×××
r, A 2 44 - r, CY ← r - A ×××
A, saddr 2 44 55 A, CY ← A - (saddr) ×××
A,! Addr16 3 8 99 A, CY ← A - (addr16) ×××
A, [HL] 1 44 55 A, CY ← A - (HL) ×××
A, [HL + byte] 2 8 99 A, CY ← A - (HL + byte) ×××
A, [HL + B] 2 8 99 A, CY ← A - (HL + B) ×××
A, [HL + C] 2 8 99 A, CY ← A - (HL + C) ×××
SUBC A, #byte 2 44 - A, CY ← A - byte - CY ×××
saddr, #byte 3 66 8 (saddr), CY ← (saddr) - byte - CY ×××
A, r
Nota 3
2 44 - A, CY ← A - r - CY ×××
r, A 2 44 - r, CY ← r - A - CY ×××
A, saddr 2 44 55 A, CY ← A - (saddr) - CY ×××
A,! Addr16 3 8 99 A, CY ← A - (addr16) - CY ×××
A, [HL] 1 44 55 A, CY ← A - (HL) - CY ×××
A, [HL + byte] 2 8 99 A, CY ← A - (HL + byte) - CY ×××
A, [HL + B] 2 8 99 A, CY ← A - (HL + B) - CY ×××
A, [HL + C] 2 8 99 A, CY ← A - (HL + C) - CY ×××
Y A, #byte 2 44 - A ← A ∧ byte ×
saddr, #byte 3 66 8 (saddr) ← (saddr) ∧ byte ×
A, r
Nota 3
2 44 - A←A∧r ×
r, A 2 44 - r←r∧A ×
A, saddr 2 44 55 A ← A ∧ (saddr) ×
A,! Addr16 3 8 99 A ← A ∧ (addr16) ×
A, [HL] 1 44 55 A ← A ∧ (HL) ×
A, [HL + byte] 2 8 99 A ← A ∧ (HL + byte) ×
A, [HL + B] 2 8 99 A ← A ∧ (HL + B) ×
A, [HL + C] 2 8 99 A ← A ∧ (HL + C) ×
3. Excepto "r = A"
Page 175

8 bits O A, #byte 2 44 - A ← A ∨ byte ×
operación saddr, #byte 3 66 8 (saddr) ← (saddr) ∨ byte ×
A, r
Nota 3
2 44 - A←A∨r ×
r, A 2 44 - r←r∨A ×
A, saddr 2 44 55 A ← A ∨ (saddr) ×
A,! Addr16 3 8 99 A ← A ∨ (addr16) ×
A, [HL] 1 44 55 A ← A ∨ (HL) ×
A, [HL + byte] 2 8 99 A ← A ∨ (HL + byte) ×
A, [HL + B] 2 8 99 A ← A ∨ (HL + B) ×
A, [HL + C] 2 8 99 A ← A ∨ (HL + C) ×
XOR A, #byte 2 44 - A ← A ∨ byte ×
saddr, #byte 3 66 8 (saddr) ← (saddr) ∨ byte ×
A, r
Nota 3
2 44 - A←A∨r ×
r, A 2 44 - r←r∨A ×
A, saddr 2 44 55 A ← A ∨ (saddr) ×
A,! Addr16 3 8 99 A ← A ∨ (addr16) ×
A, [HL] 1 44 55 A ← A ∨ (HL) ×
A, [HL + byte] 2 8 99 A ← A ∨ (HL + byte) ×
A, [HL + B] 2 8 99 A ← A ∨ (HL + B) ×
A, [HL + C] 2 8 99 A ← A ∨ (HL + C) ×
CMP A, #byte 2 44 - A - byte ×××
saddr, #byte 3 66 8 (saddr) - byte ×××
A, r
Nota 3
2 44 - A-r ×××
r, A 2 44 - r-A ×××
A, saddr 2 44 55 A - (saddr) ×××
A,! Addr16 3 8 99 A - (addr16) ×××
A, [HL] 1 44 55 A - (HL) ×××
A, [HL + byte] 2 8 99 A - (HL + byte) ×××
A, [HL + B] 2 8 99 A - (HL + B) ×××
A, [HL + C] 2 8 99 A - (HL + C) ×××
3. Excepto "r = A"
Page 176

16 bits ADDW AX, #word 3 66 - AX, CY ← AX + palabra ×××
operación SUBW AX, #word 3 66 - AX, CY ← AX - palabra ×××
CMPW AX, #word 3 66 - AX - palabra ×××
Multiplicar/ MULU X 2 dieciséis - AX ← A × X

dividir DIVUW C 2 25 - AX (cociente), C (resto) ← AX ÷ C
Incremento/ Cª r 1 2 - r←r+1 ××
decremento saddr 2 44 66 (saddr) ← (saddr) + 1 ××
DIC r 1 2 - r←r-1 ××
saddr 2 44 66 (saddr) ← (saddr) - 1 ××
INCW rp 1 44 - rp ← rp + 1
DECW rp 1 44 - rp ← rp - 1
Girar ROR A, 1 1 2 - (CY, A 7 ← A 0 , A m - 1 ← A m ) × 1 vez ×
ROL A, 1 1 2 - (CY, A 0 ← A 7 , A m + 1 ← A m ) × 1 vez ×
RORC A, 1 1 2 - (CY ← A 0 , A 7 ← CY, A m - 1 ← A m ) × 1 vez ×
ROLC A, 1 1 2 - (CY ← A 7 , A 0 ← CY, A m + 1 ← A m ) × 1 vez ×
ROR4 [HL] 2 10 12 A 3 - 0 ← (HL) 3 - 0 , (HL) 7 - 4 ← A 3 - 0 ,
(HL) 3 - 0 ← (HL) 7 - 4
ROL4 [HL] 2 10 12 A 3 - 0 ← (HL) 7 - 4 , (HL) 3 - 0 ← A 3 - 0 ,

(HL) 7 - 4 ← (HL) 3 - 0
BCD ADJBA 2 44 - Acumulador de ajuste decimal después de la adición ×××
ajuste ADJBS 2 44 - Acumulador de ajuste decimal después de restar ×××
Poco MOV1 CY, saddr.bit 3 66 77 CY ← (saddr.bit) ×
manipular CY, sfr.bit 3 - 77 CY ← sfr.bit ×
CY, A.bit 2 44 - CY ← A.bit ×
CY, PSW.bit 3 - 77 CY ← PSW.bit ×
CY, [HL] .bit 2 66 77 CY ← (HL) .bit ×
saddr.bit, CY 3 66 8 (saddr.bit) ← CY
sfr.bit, CY 3 - 8 sfr.bit ← CY
A.bit, CY 2 44 - A.bit ← CY
PSW.bit, CY 3 - 8 PSW.bit ← CY ××
[HL] .bit, CY 2 66 8 (HL) .bit ← CY
Page 177

Poco Y1 CY, saddr.bit 3 66 77 CY ← CY ∧ (saddr.bit) ×
manipular CY, sfr.bit 3 - 77 CY ← CY bit sfr.bit ×
CY, A.bit 2 44 - CY ← CY ∧ A.bit ×
CY, PSW.bit 3 - 77 CY ← CY ∧ PSW.bit ×
CY, [HL] .bit 2 66 77 CY ← CY ∧ (HL) .bit ×
OR1 CY, saddr.bit 3 66 77 CY ← CY ∨ (saddr.bit) ×
CY, sfr.bit 3 - 77 CY ← CY bit sfr.bit ×
CY, A.bit 2 44 - CY ← CY ∨ A.bit ×
CY, PSW.bit 3 - 77 CY ← CY ∨ PSW.bit ×
CY, [HL] .bit 2 66 77 CY ← CY ∨ (HL) .bit ×
XOR1 CY, saddr.bit 3 66 77 CY ← CY ∨ (saddr.bit) ×
CY, sfr.bit 3 - 77 CY ← CY bit sfr.bit ×
CY, A.bit 2 44 - CY ← CY ∨ A.bit ×
CY, PSW. poco 3 - 77 CY ← CY ∨ PSW.bit ×
CY, [HL] .bit 2 66 77 CY ← CY ∨ (HL) .bit ×
SERIE 1 saddr.bit 2 44 66 (saddr.bit) ← 1
sfr.bit 3 - 8 sfr.bit ← 1
Un poco 2 44 - A.bit ← 1
PSW.bit 2 - 66 PSW.bit ← 1 ×××
[HL] .bit 2 66 8 (HL) .bit ← 1
CLR1 saddr.bit 2 44 66 (saddr.bit) ← 0
sfr.bit 3 - 8 sfr.bit ← 0
Un poco 2 44 - A.bit ← 0
PSW.bit 2 - 66 PSW.bit ← 0 ×××
[HL] .bit 2 66 8 (HL) .bit ← 0
SERIE 1 CY 1 2 - CY ← 1 1
CLR1 CY 1 2 - CY ← 0 00
NOT1 CY 1 2 - CY ← CY ×
Page 178

Llamar / regresar LLAMADA ! addr16 3 77 - (SP - 1) ← (PC + 3) H , (SP - 2) ← (PC + 3) L ,

PC ← addr16, SP ← SP - 2
CALLF ! addr11 2 55 - (SP - 1) ← (PC + 2) H , (SP - 2) ← (PC + 2) L ,
PC 15-11 ← 00001, PC 10-0 ← addr11,
SP ← SP - 2
LLAMADA [addr5] 1 66 - (SP - 1) ← (PC + 1) H , (SP - 2) ← (PC + 1) L ,

PC H ← (00000000, addr5 + 1),
PC L ← (00000000, addr5),
SP ← SP - 2
BRK 1 66 - (SP - 1) ← PSW, (SP - 2) ← (PC + 1) H ,
(SP - 3) ← (PC + 1) L , PC H ← (003FH),
PC L ← (003EH), SP ← SP - 3, IE ← 0
RETIRADO 1 66 - PC H ← (SP + 1), PC L ← (SP),
SP ← SP + 2
RETI 1 66 - PC H ← (SP + 1), PC L ← (SP), RRR
PSW ← (SP + 2), SP ← SP + 3
RETB 1 66 - PC H ← (SP + 1), PC L ← (SP), RRR
PSW ← (SP + 2), SP ← SP + 3
Apilar EMPUJAR PSW 1 2 - (SP - 1) ← PSW, SP ← SP - 1
manipular rp 1 44 - (SP - 1) ← rp H , (SP - 2) ← rp L ,
SP ← SP - 2
POPULAR PSW 1 2 - PSW ← (SP), SP ← SP + 1 RRR
rp 1 44 - rp H ← (SP + 1), rp L ← (SP),
SP ← SP + 2
MOVW SP, #word 44 - 10 SP ← palabra
SP, AX 2 - 8 SP ← AX
AX, SP 2 - 8 AX ← SP
Incondicional BR ! addr16 3 66 - PC ← addr16
rama $ addr16 2 66 - PC ← PC + 2 + jdisp8
HACHA 2 8 - PCH ← A, PC L ← X
Condicional antes de Cristo $ addr16 2 66 - PC ← PC + 2 + jdisp8 si CY = 1
rama BNC $ addr16 2 66 - PC ← PC + 2 + jdisp8 si CY = 0
BZ $ addr16 2 66 - PC ← PC + 2 + jdisp8 si Z = 1
BNZ $ addr16 2 66 - PC ← PC + 2 + jdisp8 si Z = 0
Page 179

Condicional BT saddr.bit, $ addr16 3 8 99 PC ← PC + 3 + jdisp8 if (saddr.bit) = 1

rama sfr.bit, $ addr16 44 - 11 PC ← PC + 4 + jdisp8 si sfr.bit = 1
A.bit, $ addr16 3 8 - PC ← PC + 3 + jdisp8 si A.bit = 1
PSW.bit, $ addr16 3 - 99 PC ← PC + 3 + jdisp8 si PSW.bit = 1
[HL] .bit, $ addr16 3 10 11 PC ← PC + 3 + jdisp8 if (HL) .bit = 1
BF saddr.bit, $ addr16 44 10 11 PC ← PC + 4 + jdisp8 if (saddr.bit) = 0
sfr.bit, $ addr16 44 - 11 PC ← PC + 4 + jdisp8 si sfr.bit = 0
PSW.bit, $ addr16 44 - 11 PC ← PC + 4 + jdisp8 si PSW. bit = 0
BTCLR saddr.bit, $ addr16 44 10 12 PC ← PC + 4 + jdisp8 if (saddr.bit) = 1
luego restablecer (saddr.bit)
sfr.bit, $ addr16 44 - 12 PC ← PC + 4 + jdisp8 si sfr.bit = 1

luego reinicie sfr.bit
luego reinicie A.bit
PSW.bit, $ addr16 44 - 12 PC ← PC + 4 + jdisp8 si PSW.bit = 1 ×××
luego reinicie PSW.bit

luego restablecer (HL) .bit
DBNZ B, $ addr16 2 66 - B ← B - 1, entonces
PC ← PC + 2 + jdisp8 si B ≠ 0
C, $ addr16 2 66 - C ← C −1, entonces
PC ← PC + 2 + jdisp8 si C ≠ 0
saddr, $ addr16 3 8 10 (saddr) ← (saddr) - 1, entonces
PC ← PC + 3 + jdisp8 if (saddr) ≠ 0
UPC SEL RBn 2 44 - RBS1, 0 ← n
controlar NOP 1 2 - No operacion
EI 2 - 66 IE ← 1 (Habilitar interrupción)
DI 2 - 66 IE ← 0 (Deshabilitar interrupción)
DETENER 2 66 - Establecer modo HALT
DETENER 2 66 - Establecer modo STOP
Page 180
27.3 Instrucciones enumeradas por tipo de direccionamiento
(1) instrucciones de 8 bits

MOV, XCH, ADD, ADDC, SUB, SUBC, AND, OR, XOR, CMP, MULU, DIVUW, INC, DEC, ROR, ROL, RORC,
ROLC, ROR4, ROL4, PUSH, POP, DBNZ
Segundo operando #byte UNA r Nota sfr saddr! addr16 PSW [DELAWARE][HL] [HL + byte] $ addr16 1 Ninguna
[HL + B]
Primer operando [HL + C]
UNA AÑADIR MOV MOV MOV MOV MOV MOV MOV MOV ROR
ADDC XCH XCH XCH XCH XCH XCH XCH ROL
SUB AÑADIR AÑADIR AÑADIR AÑADIR AÑADIR RORC

SUBC ADDC ADDC ADDC ADDC ADDC ROLC
Y SUB SUB SUB SUB SUB

O SUBC SUBC SUBC SUBC SUBC
XOR Y Y Y Y Y
CMP O O O O O
XOR XOR XOR XOR XOR
CMP CMP CMP CMP CMP
r MOV MOV Cª
AÑADIR DIC
ADDC
SUB
SUBC
Y
XOR
CMP
ANTES DE CRISTO DBNZ
sfr MOV MOV
saddr MOV MOV DBNZ Cª
AÑADIR DIC
ADDC
SUB
SUBC
Y
O
XOR
CMP
! addr16 MOV
PSW MOV MOV EMPUJAR
POPULAR
[DELAWARE] MOV
[HL] MOV ROR4
ROL4
[HL + byte] MOV
[HL + B]
[HL + C]
X MULU
C DIVUW
Nota Excepto "r = A"
Página 181
(2) instrucciones de 16 bits

MOVW, XCHW, ADDW, SUBW, CMPW, PUSH, POP, INCW, DECW
Segundo operando #palabra HACHA rp Note sfrp saddrp ! addr16 SP Ninguna
Primer operando
HACHA ADDW MOVW MOVW MOVW MOVW MOVW
SUBW XCHW
CMPW
rp MOVW Nota MOVW INCW
DECW
EMPUJAR
POPULAR
sfrp MOVW MOVW
saddrp MOVW MOVW
! addr16 MOVW
SP MOVW MOVW
Nota Solo cuando rp = BC, DE, HL
(3) instrucciones de manipulación de bits

MOV1, AND1, OR1, XOR1, SET1, CLR1, NOT1, BT, BF, BTCLR
Segundo operando Un poco sfr.bit saddr.bit PSW.bit [HL] .bit CY $ addr16 Ninguna
Primer operando
Un poco MOV1 BT SERIE 1
BF CLR1
BTCLR
sfr.bit MOV1 BT SERIE 1
BF CLR1
BTCLR
saddr.bit MOV1 BT SERIE 1

BF CLR1
BTCLR
PSW.bit MOV1 BT SERIE 1

BF CLR1
BTCLR
[HL] .bit MOV1 BT SERIE 1
BF CLR1
BTCLR
CY MOV1 MOV1 MOV1 MOV1 MOV1 SERIE 1

Y1 Y1 Y1 Y1 Y1 CLR1
OR1 OR1 OR1 OR1 OR1 NOT1

XOR1 XOR1 XOR1 XOR1 XOR1
Page 182
(4) Instrucciones de llamada / instrucciones de sucursal

CALL, CALLF, CALLT, BR, BC, BNC, BZ, BNZ, BT, BF, BTCLR, DBNZ
Segundo operando HACHA ! addr16 ! addr11 [addr5] $ addr16
Primer operando
Instrucción básica BR LLAMADA CALLF LLAMADA BR

BR antes de Cristo
BNC
BZ
BNZ
Compuesto BT
instrucción BF
BTCLR
DBNZ
(5) Otras instrucciones

ADJBA, ADJBS, BRK, RET, RETI, RETB, SEL, NOP, EI, DI, HALT, STOP
Página 183
CAPÍTULO 28 ESPECIFICACIONES ELÉCTRICAS (PRODUCTOS ESTÁNDAR)
Productos de destino: μ PD78F0511, 78F0512, 78F0513, 78F0514, 78F0515, 78F0513D, 78F0515D
Precaución Los μ PD78F0513D y 78F0515D tienen una función de depuración en chip. No use estos productos para
producción en masa porque su fiabilidad no puede garantizarse después de la función de depuración en chip
se ha utilizado, dado el número de veces que se puede reescribir la memoria flash. Comité ejecutivo nacional
Electronics no acepta quejas sobre estos productos.
Clasificaciones máximas absolutas (T A = 25 ° C) (1/2)
Parámetro Símbolo Condiciones Calificaciones Unidad
Tensión de alimentación V DD −0.5 a +6.5 V
V SS −0.5 a +0.3 V
AV REF −0.5 a V DD + 0.3 Nota 1 V
AV SS −0.5 a +0.3 V
<R> Voltaje de entrada del pin REGC V IREGC –0,5 a +3,6 y ≤ V DD V
Voltaje de entrada V I1 P00, P01, P10 a P17, P20 a P25, −0.3 a V DD + 0.3 Nota 1 V
P26 Nota 2 , P27 Nota 2 , P30 a P33, P40 Nota 2 ,

P41 Nota 2 , P70, P71, P72 Nota 2 , P73 Nota 2 ,
P74 Nota 3 , P75 Nota 3 , P120 a P124, P140 Nota 3 ,
<R> X1, X2, XT1, XT2, RESET, FLMD0
V I2 P60 a P63 (drenaje abierto N-ch) −0.3 a +6.5 V
Tensión de salida VO −0.3 a V DD + 0.3 Nota 1 V
Voltaje de entrada analógica V AN ANI0 a ANI5, ANI6 Nota 2 , ANI7 Nota 2 −0.3 a AV REF + 0.3 Nota 1 V
y −0.3 a V DD + 0.3 Nota 1
Notas 1. Debe tener 6.5 V o menos.
<R> 2. Solo productos de 44 y 48 pines.

Precaución La calidad del producto puede verse afectada si se supera la clasificación máxima absoluta, incluso momentáneamente
parámetro. Es decir, las clasificaciones máximas absolutas son valores nominales en los que el producto está en el
a punto de sufrir daños físicos y, por lo tanto, el producto debe usarse en condiciones que
asegúrese de que no se superen las clasificaciones máximas absolutas.
Observación A menos que se especifique lo contrario, las características de los pines de función alternativa son las mismas que las de los pines de puerto.
Page 184
Productos estándar
Corriente de salida, alta Yo OH Por pin P00, P01, P10 a P17, −10 mamá
P30 a P33, P40 Nota 1 ,

P41 Nota 1 , P70, P71,
P72 Nota 1 , P73 Nota 1 ,
P74 Nota 2 , P75 Nota 2 , P120,

P130 Nota 2 , P140 Nota 2
Total de todos los pines P00, P01, P40 Nota 1 , −25 mamá
−80 mA P41 Nota 1 , P120, P130 Nota 2 ,
P140 Nota 2
P10 a P17, P30 a P33, −55 mamá
P70, P71, P72 Nota 1 ,
P73 Nota 1 , P74 Nota 2 , P75 Nota 2
Por pin P20 a P25, P26 Nota 1 , −0.5 mamá

P27 Nota 1 −2
Total de todos los pines mamá
Por pin P121 a P124 −1 mamá
Total de todos los pines −4 mamá
Corriente de salida, baja Yo OL Por pin P00, P01, P10 a P17, 30 mamá
P30 a P33, P40 Nota 1 ,
P41 Nota 1 , P60 a P63,

P70, P71, P72 Nota 1 ,

P75 Nota 2 , P120, P130 Nota 2 ,
P140 Nota 2
Total de todos los pines P00, P01, P40 Nota 1 , 60 60 mamá

200 mA P41 Nota 1 , P120, P130 Nota 2 ,
P140 Nota 2
P10 a P17, P30 a P33, 140 mamá
P60 a P63, P70, P71,

Por pin P20 a P25, P26 Nota 1 , 1 mamá

P27 Nota 1
Total de todos los pines 55 mamá
Por pin P121 a P124 44 mamá
Ambiente de funcionamiento TA −40 a +85 °C
temperatura
Temperatura de almacenamiento T stg −65 a +150 °C

<R>
<R> Notas 1. Solo productos de 44 y 48 pines.

Page 185
Productos estándar
Características del oscilador X1

(T A = - 40 a +85 ° C, 1.8 V ≤ V DD ≤ 5.5 V, V SS = AV SS = 0 V)
Circuito recomendado por resonador Parámetro Condiciones MIN. TYP. MAX. Unidad
Cerámico Reloj X1 4.0 V ≤ V DD ≤ 5.5 V 1.0 Nota 2 20,0 megahercio

V SS X1 X2
resonador oscilación
frecuencia (f X ) Nota 1
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
1.8 V ≤ V DD <2.7 V 1.0 5.0
Cristal Reloj X1 4.0 V ≤ V DD ≤ 5.5 V 1.0 Nota 2 20,0 megahercio

V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
1.8 V ≤ V DD <2.7 V 1.0 5.0
Notas 1. Indica solo las características del oscilador. Consulte las características de CA para conocer el tiempo de ejecución de la instrucción.
<R> 2. 2.0 MHz (MIN.) Cuando se usa UART6 durante la programación a bordo.
Precauciones 1. Cuando use el oscilador X1, conecte de la siguiente manera en el área encerrada por las líneas discontinuas en el
Figuras anteriores para evitar un efecto adverso de la capacidad del cableado.
• Mantenga la longitud del cableado lo más corta posible.

• No cruce el cableado con las otras líneas de señal.
• No dirija el cableado cerca de una línea de señal a través de la cual fluye una corriente de alta fluctuación.
• Siempre haga que el punto de tierra del condensador del oscilador tenga el mismo potencial que V SS .
• No conecte a tierra el capacitor a un patrón de tierra a través del cual fluya una corriente alta.
• No obtenga señales del oscilador.
2. Dado que la CPU se inicia mediante el reloj de oscilación interno de alta velocidad después de una liberación de reinicio, verifique
el tiempo de estabilización de la oscilación del reloj X1 utilizando el estado del contador de tiempo de estabilización de la oscilación
registrarse (OSTC) por el usuario. Determine el tiempo de estabilización de la oscilación del registro OSTC
y registro de selección de tiempo de estabilización de oscilación (OSTS) después de evaluar suficientemente el
Tiempo de estabilización de la oscilación con el resonador a utilizar.
Página 186
Productos estándar
Características del oscilador interno

Resonador Parámetro Condiciones MIN. TYP. MAX. Unidad
Oscilador interno de 8 MHz Oscilación interna de alta velocidad RSTS = 1 2.7 V ≤ V DD ≤ 5.5 V 7.6 8.0 8.4 megahercio
frecuencia de reloj (f RH ) Nota 1.8 V ≤ V DD <2.7 V 7.6 8.0 10,4 megahercio
<R> RSTS = 0 2,48 5.6 9,86 megahercio
Oscilador interno de 240 kHz Oscilación interna de baja velocidad 2.7 V ≤ V DD ≤ 5.5 V 216 240 264 kHz
frecuencia de reloj (f RL ) 1.8 V ≤ V DD <2.7 V 192 240 264 kHz
Nota Indica solo las características del oscilador. Consulte las características de CA para conocer el tiempo de ejecución de la instrucción.
Observación RSTS: Bit 7 del registro del modo de oscilación interno (RCM)
Características del oscilador XT1

Resonador Circuito recomendado Parámetro Condiciones MIN. TYP. MAX. Unidad
Cristal V SS XT2 XT1 Oscilación del reloj XT1 32 32,768 35 kHz

resonador Rd frecuencia (f XT ) Nota
C4 C3
Precauciones 1. Cuando use el oscilador XT1, conecte de la siguiente manera en el área encerrada por las líneas discontinuas en el
figura anterior para evitar un efecto adverso de la capacitancia del cableado.

2. El oscilador XT1 está diseñado como un circuito de baja amplitud para reducir el consumo de energía, y
Es más propenso al mal funcionamiento debido al ruido que el oscilador X1. Por lo tanto, se presta especial atención
requerido con el método de cableado cuando se usa el reloj XT1.
Page 187
Productos estándar
Constantes recomendadas del oscilador
(1) Oscilación X1: resonador de cerámica (T A = - 40 a +85 ° C) (1/2)
Fabricante Numero de parte SMD / Frecuencia Circuito recomendado Rango de voltaje de oscilación
Dirigir (Megahercio) Constantes
C1 (pF) C2 (pF) MIN. (V) MAX. (V)
Murata Mfg. Co., CSTCC2M00G56-R0 SMD 2,00 Interno (47) Interno (47) 1,8 5.5
Limitado.
CSTLS4M00G56-B0 Dirigir 4.00 Interno (47) Interno (47)
CSTCR4M00G55-R0 SMD Interno (39) Interno (39)
CSTLS5M00G56-B0 Dirigir 5.00 Interno (47) Interno (47) 1.9
CSTCR5M00G55-R0 SMD Interna (39) Interna (39) 1.8
CSTLS6M00G56-B0 Dirigir 6.00 Interna (47) Interna (47) 2.4
CSTCR6M00G55-R0 SMD Interna (39) Interna (39) 1.8
CSTCE8M00G55-R0 SMD Interno (33) Interno (33) 1.9
CSTCE8M38G55-R0 SMD Interno (33) Interno (33) 1.9
CSTLS10M0G56-B0 Dirigir 10,0 Interna (47) Interna (47) 2.5
CSTCE10M0G55-R0 SMD Interna (33) Interna (33) 2.3
CSTCE12M0G55-R0 SMD 12,0 Interna (33) Interna (33) 2.3
CSTCE16M0V53-R0 SMD 16,0 Interna (15) Interna (15) 2.3
CSTCE20M0V53-R0 SMD 20,0 Interna (15) Interna (15) 2.6
Murata Mfg. Co., CSTLS6M00G53-B0 Dirigir 6.00 Interna (15) Interna (15) 1.8 5.5
Limitado.
(baja capacitancia
productos)
CSTLS10M0G53-B0 Dirigir 10,0 Interna (15) Interna (15) 1.8
CSTCE12M0G52-R0 SMD 12,0 Interna (10) Interna (10) 1.8
CSTCE16M0V51-R0 SMD 16,0 Interno (5) Interno (5) 1,8
CSTCE20M0V51-R0 SMD 20,0 Interno (5) Interno (5) 1.9
Precaución Las constantes del oscilador que se muestran arriba son valores de referencia basados en la evaluación en un
entorno por el fabricante del resonador. Si es necesario optimizar el oscilador
características en la aplicación real, se aplican al fabricante del resonador para la evaluación de
El circuito de implementación. El voltaje de oscilación y la frecuencia de oscilación solo indican el
Oscilador característico. Use el 78K0 / KC2 para que las condiciones internas de operación estén dentro de
Las especificaciones de las características de CC y CA.
Page 188
Productos estándar
(1) Oscilación X1: resonador de cerámica (T A = - 40 a +85 ° C) (2/2)
Fabricante Numero de parte SMD / Frecuencia Circuito recomendado Rango de voltaje de oscilación
Dirigir (Megahercio) Constantes
C1 (pF) C2 (pF) MIN. (V) MAX. (V)
TDK Corporation CCR4.0MUC8 SMD 4.00 Interno (27) Interno (27) 1,8 5.5
FCR4.0MC5 Dirigir Interno (30) Interno (30)
CCR8.0MXC8 SMD 8.00 Interno (18) Interno (30)
FCR8.0MC5 Dirigir Interno (20) Interno (20)
(2) Oscilación XT1: resonador de cristal (T A = - 40 a +85 ° C)
Fabricante Parte SMD / Frecuencia Carga Constantes de circuito recomendadas Oscilación
Número Dirigir (Megahercio) Capacidad Rango de voltaje

CL (pF)
V DD = 3.3 V V DD = 5.0 V MIN. MAX.
(V) (V)
C3 C4 Rd C3 C4 Rd
(pF) (pF) (kΩ) (pF) (pF) (kΩ)
Seiko VT-200 Dirigir 32,768 6.0 44 3 100 6 55 100 1,8 5.5
Instruments Inc.
12,5 15 15 100 18 15 100
Page 189
Productos estándar
Características DC (1/5)
(T A = - 40 a +85 ° C, 1.8 V ≤ V DD ≤ 5.5 V, AV REF ≤ V DD , V SS = AV SS = 0 V)
Parámetro Símbolo Condiciones MIN. TYP. MAX. Unidad
Corriente de salida, Yo OH1 4.0 V ≤ V DD ≤ 5.5 V −3.0 mamá

Por pin para P00, P01, P10 a P17,
nota alta 1 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, 2.7 V ≤ V DD <4.0 V −2,5 mamá
P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120, 1.8 V ≤ V DD <2.7 V −1.0 mamá
4.0 V ≤ V DD ≤ 5.5 V −20.0 mamá

Total de pines Nota 5 P00, P01, P40 Nota 2 ,
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 2.7 V ≤ V DD <4.0 V −10.0 mamá
1.8 V ≤ V DD <2.7 V −5.0 mamá
4.0 V ≤ V DD ≤ 5.5 V −30.0 mamá

Total de pines Nota 5 P10 a P17, P30 a P33,
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , 2.7 V ≤ V DD <4.0 V −19.0 mamá
P75 Nota 3 1.8 V ≤ V DD <2.7 V −10.0 mamá
Total de todos los pines Nota 5 4.0 V ≤ V DD ≤ 5.5 V −50.0 mamá
2.7 V ≤ V DD <4.0 V −29.0 mamá
1.8 V ≤ V DD <2.7 V −15.0 mamá
Yo OH2 Por pin para P20 a P25, P26 Nota 2 , P27 Nota 2 AV REF = V DD −0,1 mamá
Por pin para P121 a P124 −0,1 mamá
Corriente de salida, Yo OL1 Por pin para P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V 8.5 mamá
Nota baja 4 2.7 V ≤ V DD <4.0 V 5.0 mamá
P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71,
P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120, 1.8 V ≤ V DD <2.7 V 2,0 mamá
Por pin para P60 a P63 4.0 V ≤ V DD ≤ 5.5 V 15,0 mamá
2.7 V ≤ V DD <4.0 V 5.0 mamá
1.8 V ≤ V DD <2.7 V 2,0 mamá
Total de pines Nota 5 P00, P01, P40 Nota 2 , 4.0 V ≤ V DD ≤ 5.5 V 20,0 mamá
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 2.7 V ≤ V DD <4.0 V 15,0 mamá
1.8 V ≤ V DD <2.7 V 9.0 mamá
Total de pines Nota 5 P10 a P17, P30 a P33, 4.0 V ≤ V DD ≤ 5.5 V 45,0 mamá
P60 a P63, P70, P71, P72 Nota 2 , P73 Nota 2 , 2.7 V ≤ V DD <4.0 V 35,0 mamá
P74 Nota 3 , P75 Nota 3 1.8 V ≤ V DD <2.7 V 20,0 mamá
Total de todos los pines Nota 5 4.0 V ≤ V DD ≤ 5.5 V 65,0 mamá
2.7 V ≤ V DD <4.0 V 50,0 mamá
1.8 V ≤ V DD <2.7 V 29,0 mamá
Notas 1. Valor de la corriente a la que se garantiza el funcionamiento del dispositivo, incluso si la corriente fluye de V DD a una salida
alfiler.
2. Solo productos de 44 y 48 pines.
4. Valor de la corriente a la que se garantiza el funcionamiento del dispositivo, incluso si la corriente fluye desde un pin de salida a
GND
5. Especificación bajo condiciones donde el factor de trabajo es del 70% (el tiempo para el cual la corriente es de salida es 0.7 × ty
el tiempo para el cual no se emite corriente es 0.3 × t, donde t es un tiempo específico). La corriente de salida total de los pines.
con un factor de trabajo diferente del 70% se puede calcular mediante la siguiente expresión.
• Donde el factor de trabajo de I OH es n%: Corriente de salida total de pines = (I OH × 0.7) / (n × 0.01)
<Ejemplo> Donde el factor de trabajo es 50%, I OH = 20.0 mA
Corriente de salida total de pines = (20.0 × 0.7) / (50 × 0.01) = 28.0 mA
Sin embargo, la corriente que se permite que fluya en un pin no varía según el factor de trabajo. UNA
la corriente más alta que la clasificación máxima absoluta no debe fluir en un pin.
Page 190
Productos estándar
Corriente de salida, baja Nota 1 Yo OL2 Por pin para P20 a P25, AV REF = V DD 0.4 0.4 mamá
Por pin para P121 a P124 0.4 0.4 mamá
<R> Voltaje de entrada, alto V IH1 P12, P13, P15, P40 Nota 2 , P41 Nota 2 , P121 a P124, 0.7V DD V DD V
EXCLK, EXCLKS
V IH2 P00, P01, P10, P11, P14, P16, P17, P30 a P33, 0.8V DD V DD V
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120,
P140 Nota 3 , RESET
V IH3 P20 a P25, P26 Nota 2 , AV REF = V DD 0.7AV REF AV REF V

P27 Nota 2
V IH4 P60 a P63 0.7V DD 6.0 V
<R> Voltaje de entrada, bajo V IL1 P12, P13, P15, P40 Nota 2 , P41 Nota 2 , P60 a P63, P121 00 0.3V DD V
a P124, EXCLK, EXCLKS
V IL2 P00, P01, P10, P11, P14, P16, P17, P30 a P33, 00 0.2V DD V
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120,
P140 Nota 3 , RESET
V IL3 P20 a P25, P26 Nota 2 , AV REF = V DD 00 0.3AV REF V

P27 Nota 2
Voltaje de salida, alto V OH1 P00, P01, P10 a P17, P30 4.0 V ≤ V DD ≤ 5.5 V, V DD - 0.7 V
a P33, P40 Nota 2 , P41 Nota 2 , I OH1 = −3.0 mA
P70, P71, P72 Nota 2 , P73 Nota 2 , 2.7 V ≤ V DD <4.0 V, V DD - 0.5 V
P74 Nota 3 , P75 Nota 3 , P120, I OH1 = −2.5 mA
1.8 V ≤ V DD <2.7 V, V DD - 0.5 V
I OH1 = −1.0 mA
V OH2 P20 a P25, P26 Nota 2 , AV REF = V DD , V DD - 0.5 V

P27 Nota 2 I OH2 = −100 μ A
P121 a P124 I OH2 = −100 μ A V DD - 0.5 V
Notas 1. Valor de la corriente a la que se garantiza el funcionamiento del dispositivo, incluso si la corriente fluye desde un pin de salida a
GND
Página 191
Productos estándar
Tensión de salida, baja V OL1 P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V, 0.7 V
P30 a P33, P40 Nota 1 , I OL1 = 8.5 mA
P41 Nota 1 , P70, P71, 2.7 V ≤ V DD <4.0 V, 0.7 V
P72 Nota 1 , P73 Nota 1 , I OL1 = 5.0 mA
P74 Nota 2 , P75 Nota 2 , P120,
1.8 V ≤ V DD <2.7 V, 0.5 0.5 V
I OL1 = 2.0 mA
1.8 V ≤ V DD <2.7 V, 0.4 0.4 V

I OL1 = 0.5 mA
V OL2 P20 a P25, P26 Nota 1 , AV REF = V DD , 0.4 0.4 V

P27 Nota 1 I OL2 = 0.4 mA
P121 a P124 I OL2 = 0.4 mA 0.4 0.4 V
V OL3 P60 a P63 4.0 V ≤ V DD ≤ 5.5 V, 2,0 V

I OL3 = 15.0 mA
4.0 V ≤ V DD ≤ 5.5 V, 0.4 0.4 V

I OL3 = 5.0 mA
2.7 V ≤ V DD <4.0 V, 0.6 V

I OL3 = 5.0 mA
2.7 V ≤ V DD <4.0 V, 0.4 0.4 V

I OL3 = 3.0 mA
1.8 V ≤ V DD <2.7 V, 0.4 0.4 V

I OL3 = 2.0 mA
Corriente de fuga de entrada, I LIH1 P00, P01, P10 a P17, V I = V DD 1 μA

alto P30 a P33, P40 Nota 1 ,
P41 Nota 1 , P60 a P63, P70,
P71, P72 Nota 1 , P73 Nota 1 ,
P74 Nota 2 , P75 Nota 2 , P120,
P140 Nota 2 , FLMD0,
REINICIAR
I LIH2 P20 a P25, P26 Nota 1 , V I = AV REF = V DD 1 μA

P27 Nota 1
I LIH3 P121 a P124 VI= Modo de puerto de E / S 1 μA

(X1, X2, XT1, XT2) V DD μA
Modo OSC 20
Corriente de fuga de entrada, I LIL1 P00, P01, P10 a P17, V I = V SS −1 μA

bajo P30 a P33, P40 Nota 1 ,
P41 Nota 1 , P60 a P63, P70,
P71, P72 Nota 1 , P73 Nota 1 ,
P74 Nota 2 , P75 Nota 2 , P120,
P140 Nota 2 , FLMD0,
REINICIAR
I LIL2 P20 a P25, P26 Nota 1 , V I = V SS , AV REF = V DD −1 μA

P27 Nota 1
I LIL3 P121 a P124 VI= Modo de puerto de E / S −1 μA

(X1, X2, XT1, XT2) V SS −20 μA
Modo OSC
Resistencia a la tracción RU V I = V SS 10 20 100 kΩ
Tensión de alimentación FLMD0 V IL En modo de operación normal 00 0.2V DD V
V IH En modo de auto programación 0.8V DD V DD V
Notas 1. Solo productos de 44 y 48 pines.

192
Productos estándar
Suministro I DD1 Modo operativo f XH = 20 MHz Nota 2 , Entrada de onda cuadrada 3.2 5.5 mamá
Nota actual 1 V DD = 5.0 V

Conexión de resonador 4.5 4.5 6,9
f XH = 10 MHz Notas 2, 3 , Entrada de onda cuadrada 1.6 2.8 mamá
V DD = 5.0 V
Conexión de resonador 2.3 3.9
f XH = 10 MHz Notas 2, 3 , Entrada de onda cuadrada 1,5 2.7 mamá
V DD = 3.0 V
V DD = 3.0 V
Conexión de resonador 1.3 2,0
V DD = 2.0 V Conexión de resonador 1.0 1.6
f RH = 8 MHz Nota 4 , V DD = 5.0 V 1.4 2.5 mamá
f SUB = 32.768 kHz Nota 5 , Entrada de onda cuadrada 66 25 μA
V DD = 5.0 V
Conexión de resonador 15 30
I DD2 Modo HALT f XH = 20 MHz Nota 2 , Entrada de onda cuadrada 0.8 2.6 mamá
V DD = 5.0 V
Conexión de resonador 2,0 4.4
f XH = 10 MHz Notas 2, 3 , Entrada de onda cuadrada 0.4 0.4 1.3 mamá

V DD = 5.0 V
f XH = 5 MHz Notas 2, 3 , Entrada de onda cuadrada 0.2 0.2 0,65 mamá

V DD = 3.0 V
Conexión de resonador 0.5 0.5 1.1
f RH = 8 MHz Nota 4 , V DD = 5.0 V 0.4 0.4 1,2 mamá
f SUB = 32.768 kHz Nota 5 , Entrada de onda cuadrada 3.0 22 μA
V DD = 5.0 V
I DD3 Modo STOP Nota 6 V DD = 5.0 V 1 20 μA
V DD = 5.0 V, T A = −40 a + 70 ° C 1 10 μA
<R> Notas 1. Corriente total que fluye hacia la fuente de alimentación interna (V DD ), incluida la corriente de operación periférica y
la corriente de fuga de entrada fluye cuando el nivel del pin de entrada se fija a V DD o V SS . sin embargo, el
la corriente que fluye hacia las resistencias pull-up y la corriente de salida del puerto no están incluidas.
<R> 2. Sin incluir la corriente de funcionamiento del oscilador interno de 8 MHz, el oscilador interno de 240 kHz y el XT1
oscilador y la corriente que fluye hacia el convertidor A / D, el temporizador de vigilancia y el circuito LVI.
3. Cuando AMPH (bit 0 del modo de operación del reloj, seleccione el registro (OSCCTL)) = 0.
<R> 4. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador XT1 y el oscilador interno de 240 kHz, y
la corriente que fluye hacia el convertidor A / D, el temporizador de vigilancia y el circuito LVI.
<R> 5. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador interno de 8 MHz y el interno de 240 kHz
<R> 6. Sin incluir la corriente de funcionamiento del oscilador interno de 240 kHz y el oscilador XT1, y la corriente
fluyendo hacia el convertidor A / D, el temporizador de vigilancia y el circuito LVI.
Observaciones 1. f XH : frecuencia del reloj del sistema de alta velocidad (frecuencia de oscilación del reloj X1 o reloj del sistema principal externo
frecuencia)
2. f RH : frecuencia de reloj de oscilación interna de alta velocidad
3. f SUB : frecuencia de reloj del subsistema (frecuencia de oscilación del reloj XT1 o reloj del subsistema externo
frecuencia)
Página 193
Productos estándar
<R>
Nota 1
Convertidor A / D me ADC 2.3 V ≤ AV REF ≤ V DD , ADCE = 1 0,86 1.9 mamá
corriente de funcionamiento
Temporizador de vigilancia I WDT

Nota 2
Durante el funcionamiento interno del reloj de oscilación de baja velocidad de 240 kHz 55 10 μA
Funcionamiento LVI
Nota 3
Yo LVI 99 18 años μA
Actual
Notas 1. La corriente fluye solo al convertidor A / D (AV REF ). El valor actual del 78K0 / KC2 es la suma de I DD1 o
I DD2 y I ADC cuando el convertidor A / D funciona en un modo de operación o en el modo HALT.
<R> 2. Corriente que fluye solo al temporizador de vigilancia, incluida la corriente de funcionamiento de los 240 kHz internos
oscilador. El valor actual del 78K0 / KC2 es la suma de I DD2 o I DD3 e I WDT cuando el temporizador de vigilancia
funciona en el modo HALT o STOP.
3. Corriente que fluye solo al circuito LVI. El valor actual del 78K0 / KC2 es la suma de I DD2 o I DD3 y I LVI
cuando el circuito LVI funciona en el modo HALT o STOP.
Página 194
Productos estándar
Características AC
(1) Operación básica

Ciclo de instrucción (mínimo T CY Reloj del sistema principal (f XP ) 4.0 V ≤ V DD ≤ 5.5 V 0.1 32 μs
tiempo de ejecución de la instrucción) operación μs
2.7 V ≤ V DD <4.0 V 0.2 0.2 32
1.8 V ≤ V DD <2.7 V 0.4 Nota 1 32 μs
Operación del reloj del subsistema (f SUB ) 114 122 125 μs
<R> Reloj de hardware periférico f PRS f PRS = f XH 4.0 V ≤ V DD ≤ 5.5 V 20 megahercio

frecuencia (XSEL = 1)
2.7 V ≤ V DD <4.0 V 10 megahercio
f PRS = f RH 2.7 V ≤ V DD <5.5 V 7.6 8.4 megahercio

(XSEL = 0)
1.8 V ≤ V DD <2.7 V Nota 2 7.6 10,4 megahercio
Reloj del sistema principal externo f EXCLK 4.0 V ≤ V DD ≤ 5.5 V 1.0 Nota 3 20,0 megahercio
frecuencia
2.7 V ≤ V DD <4.0 V 1.0 Nota 3 10,0 megahercio
1.8 V ≤ V DD <2.7 V 1.0 5.0 megahercio
<R> Entrada de reloj del sistema principal externo t EXCLKH, 4.0 V ≤ V DD ≤ 5.5 V 24 ns
ancho de alto nivel, ancho de bajo nivel t EXCLKL
2.7 V ≤ V DD <4.0 V 48 ns
1.8 V ≤ V DD <2.7 V 96 ns
Reloj externo del subsistema f EXCLKS 32 32,768 35 kHz

frecuencia
<R> Entrada de reloj de subsistema externo t EXCLKSH , 12 μs

ancho de alto nivel, ancho de bajo nivel t EXCLKSL
TI000, TI010 entrada de alto nivel t TIH0 , 4.0 V ≤ V DD ≤ 5.5 V 2 / f sam + μs

ancho, ancho de bajo nivel t TIL0 0.1 Nota 4
2.7 V ≤ V DD <4.0 V 2 / f sam + μs

0.2 Nota 4
1.8 V ≤ V DD <2.7 V 2 / f sam + μs

0.5 Nota 4
TI50, frecuencia de entrada TI51 f TI5 4.0 V ≤ V DD ≤ 5.5 V 10 megahercio
TI50, ancho de alto nivel de entrada TI51, t TIH5 , 4.0 V ≤ V DD ≤ 5.5 V 50 ns

ancho de bajo nivel t TIL5
2.7 V ≤ V DD <4.0 V 50 ns
1.8 V ≤ V DD <2.7 V 100 ns
Entrada de interrupción de ancho de alto nivel, t INTH , 1 μs

ancho de bajo nivel t INTL
Entrada de interrupción de tecla ancho de bajo nivel t KR 250 ns
RESTABLECER ancho de bajo nivel t RSL 10 μs
Notas 1. 0.38 μ s cuando se opera con el oscilador interno de 8 MHz.
<R> 2. Características de la frecuencia del reloj del sistema principal. Configure el reloj de división para que lo establezca un periférico
funcionan para f RH / 2 o menos.
4. La selección de f sam = f PRS , f PRS / 4, f PRS / 256 es posible utilizando los bits 0 y 1 (PRM000, PRM001) del preescalador
registro de modo 00 (PRM00). Tenga en cuenta que al seleccionar el borde válido TI000 como el reloj de conteo, f sam =
f PRS.
Página 195
Productos estándar
T CY vs. V DD (Operación del reloj del sistema principal)
100
32
10
5.0
μ 2,0
[s]
Garantizado
CY
rango de operación
1.0
0.4 0.4
Tiempo de ciclo T
0.2 0.2
0.1
0,01
5.5
00 1.0 2,0 3.0 4.0 4.0 5.0 6.0
1,8 2.7
Tensión de alimentación V DD [V]
Puntos de prueba de temporización de CA
V IH V IH
Puntos de prueba
V IL V IL
Tiempo del reloj del sistema principal externo, tiempo del reloj del subsistema externo
1 / f EXCLK
t EXCLKL t EXCLKH
0.7V DD (MIN.)
EXCLK
0.3V DD (MAX.)
1 / f EXCLKS
t EXCLKSL t EXCLKSH
0.7V DD (MIN.)
EXCLKS
0.3V DD (MAX.)
Página 196 CAPÍTULO 28 ESPECIFICACIONES ELÉCTRICAS (PRODUCTOS ESTÁNDAR)
Productos estándar
TI Timing
t TIL0 t TIH0
TI000, TI010
1 / f TI5
t TIL5 t TIH5
TI50, TI51
Tiempo de entrada de solicitud de interrupción
t INTL t INTH
INTP0 a INTP5, INTP6 Nota
Tiempo de entrada de interrupción de tecla
t KR
KR0, KR1, KR2 Nota , KR3 Nota
Tenga en cuenta solo los productos de 44 y 48 pines
RESET Timing de entrada
t RSL
REINICIAR
Page 197
Productos estándar
(2) interfaz serial

(a) UART6 (salida del generador de velocidad de transmisión dedicada)
Ratio de transferencia 625 kbps
(b) UART0 (salida del generador de velocidad de transmisión dedicada)
<R> (c) IIC0
Parámetro Símbolo Condiciones Modo estándar Modo de alta velocidad Unidad
MIN. MAX. MIN. MAX.
Frecuencia de reloj SCL0 f SCL 00 100 00 400 kHz
Tiempo de configuración de la condición de reinicio t SU: STA 4.7 - 0.6 - μs
Tiempo de espera Nota 1 t HD: STA 4.0 4.0 - 0.6 - μs
Tiempo de retención cuando SCL0 = "L" t BAJO Operación de reloj interno 4.7 - 1.3 - μs
Reloj EXSCL0 (6.4 MHz) 4.7 - 1,25 - μs
operación
Tiempo de retención cuando SCL0 = "H" t ALTO 4.0 4.0 - 0.6 - μs
Tiempo de configuración de datos (recepción) t SU: DAT 250 - 100 - ns
Tiempo de retención de datos (transmisión) Nota 2 t HD: DAT f W = f XH / 2 N o f W = DFC0 = 0 00 3,45 00 0.9 Nota 4 μs
f EXSCL0 seleccionado Nota 3

1.00 Nota 5
DFC0 = 1 - - 00 0.9 Nota 6 μs
1.125 Nota 7
f W = f RH / 2 N DFC0 = 0 00 3,45 00 1.05 μs
Nota seleccionada 3 - - μs
DFC0 = 1 00 1.184
Tiempo de configuración de la condición de parada t SU: STO 4.0 4.0 - 0.6 - μs
Bus tiempo libre t BUF 4.7 - 1.3 - μs
Notas 1. El primer pulso de reloj se genera después de este período cuando se detecta la condición de inicio / reinicio.
2. El valor máximo (MAX.) De t HD: DAT es durante la transferencia normal y se inserta un estado de espera en el ACK
(reconocer) el tiempo.
3. f W indica el reloj de transferencia IIC0 seleccionado por los registros IICCL e IICX0.
4. Cuando se selecciona f W ≥ 4.4 MHz
5. Cuando se selecciona f W <4.4 MHz
6. Cuando se selecciona f W ≥ 5 MHz
7. Cuando se selecciona f W <5 MHz
Página 198
Productos estándar
<R> (d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
Tiempo de ciclo SCK10 t KCY1 4.0 V ≤ V DD ≤ 5.5 V 160 ns
2.7 V ≤ V DD <4.0 V 250 ns
1.8 V ≤ V DD <2.7 V 500 ns
Ancho de nivel alto / bajo SCK10 t KH1 , 4.0 V ≤ V DD ≤ 5.5 V t KCY1 / 2 - 15 Nota 1 ns
t KL1
2.7 V ≤ V DD <4.0 V t KCY1 / 2 - 25 Nota 1 ns
Tiempo de configuración SI10 (a SCK10 ↑) t SIK1 4.0 V ≤ V DD ≤ 5.5 V 55 ns
2.7 V ≤ V DD <4.0 V 80 ns
1.8 V ≤ V DD <2.7 V 170 ns
Tiempo de retención SI10 (desde SCK10 ↑) t KSI1 30 ns
Tiempo de retraso de SCK10 ↓ a t KSO1 C = 50 pF Nota 2 40 ns
Salida SO10
Notas 1. Este valor es cuando se utiliza el reloj del sistema de alta velocidad (f XH ).
2. C es la capacidad de carga de las líneas de salida SCK10 y SO10.
(e) CSI10 (modo esclavo, SCK10 ... entrada de reloj externo)
Tiempo de ciclo SCK10 t KCY2 400 ns
Ancho de nivel alto / bajo SCK10 t KH2 , t KCY2 / 2 ns
t KL2
Tiempo de configuración SI10 (a SCK10 ↑) t SIK2 80 ns
<R> Tiempo de retraso de SCK10 ↓ a t KSO2 C = 50 pF Nota 4.0 V ≤ V DD ≤ 5.5 V 120 ns
Salida SO10
2.7 V ≤ V DD <4.0 V 120 ns
1.8 V ≤ V DD <2.7 V 165 ns
La nota C es la capacidad de carga de la línea de salida SO10.
Page 199
Productos estándar
Tiempo de transferencia en serie
<R> IIC0:
t BAJO
SCL0
t HD: DAT t ALTO t SU: STA t HD: STA

t SU: STO
t HD: STA t SU: DAT
SDA0
t BUF
Detener comienzo Reiniciar Detener

condición condición condición condición
CSI10:
t KCYm
t KLm t KHm
SCK10
t SIKm t KSIm
SI10 Datos de entrada
t KSOm
SO10 Datos resultantes
Observación m = 1, 2
Página 200
Productos estándar
Características del convertidor A / D

(T A = - 40 a +85 ° C, 2.3 V ≤ AV REF ≤ V DD ≤ 5.5 V, V SS = AV SS = 0 V)
Resolución R ES 10 poco
Error general Notas 1, 2 Una INL 4.0 V ≤ AV REF ≤ 5.5 V ± 0.4 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 1.2 % FSR
Tiempo de conversión t CONV 4.0 V ≤ AV REF ≤ 5.5 V 6.1 36,7 μs
2.7 V ≤ AV REF <4.0 V 12,2 36,7 μs
2.3 V ≤ AV REF <2.7 V 27 66,6 μs
Error de escala cero Notas 1, 2 E ZS 4.0 V ≤ AV REF ≤ 5.5 V ± 0.4 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 0.6 % FSR
Error a escala completa Notas 1, 2 E FS 4.0 V ≤ AV REF ≤ 5.5 V ± 0.4 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 0.6 % FSR
Error de no linealidad integral Nota 1 Yo LE 4.0 V ≤ AV REF ≤ 5.5 V ± 2.5 LSB
2.7 V ≤ AV REF <4.0 V ± 4.5 LSB
2.3 V ≤ AV REF <2.7 V ± 6.5 LSB
Error de no linealidad diferencial Nota 1 D LE 4.0 V ≤ AV REF ≤ 5.5 V ± 1.5 LSB
2.7 V ≤ AV REF <4.0 V ± 2.0 LSB
2.3 V ≤ AV REF <2.7 V ± 2.0 LSB
Voltaje de entrada analógica V AIN AV SS AV REF V
Notas 1. Excluye el error de cuantización (± 1/2 LSB).

2. Este valor se indica como una relación (% FSR) al valor de escala completa.
1.59 V Características del circuito POC (T A = - 40 a +85 ° C, V SS = 0 V)
Voltaje de detección V POC 1,44 1,59 1,74 V
Inclinación del aumento de tensión de alimentación t PTH V DD : 0 V → cambiar la inclinación de V POC 0.5 0.5 V / ms
Ancho de pulso mínimo t PW 200 μs
Temporización del circuito POC
(V DD )
Tensión de detección (MAX.)
Tensión de detección (TYP.)
Tensión de detección (MIN.)
t PW
t PTH
Hora
201
Productos estándar
Tiempo de subida de tensión de alimentación (T A = - 40 a +85 ° C, V SS = 0 V)
Tiempo máximo para subir a 1.8 V (V DD (MIN.)) t PUP1 POCMODE (byte de opción) = 0, 3.6 em
(V DD : 0 V → 1.8 V) cuando no se usa la entrada RESET
(liberando la entrada RESET → V DD : 1.8 V) cuando se usa la entrada RESET
Tiempo de subida del voltaje de suministro
• Cuando no se usa la entrada RESET pin • Cuando se usa la entrada RESET pin
Tensión de alimentación Tensión de alimentación

(V DD ) (V DD )
1.8 V 1.8 V
V POC
Hora Hora
t PUP1
RESET pin
t PUP2
Tensión de detección en aplicación de suministro V DDPOC POCMODE (byte de opción) = 1 2,50 2,70 2,90 V
voltaje
Página 202
Productos estándar
Características del circuito LVI (T A = - 40 a +85 ° C, V POC ≤ V DD ≤ 5.5 V, AV REF ≤ V DD , V SS = 0 V)
Detección Nivel de tensión de alimentación V LVI0 4.14 4.24 4.34 V

voltaje
V LVI1 3.99 4.09 4.19 V
V LVI2 3.83 3.93 4.03 V
V LVI3 3,68 3.78 3.88 V
V LVI4 3,52 3,62 3.72 V
V LVI5 3,37 3,47 3,57 V
V LVI6 3.22 3.32 3,42 V
V LVI7 3,06 3.16 3.26 V
V LVI8 2.91 3,01 3.11 V
V LVI9 2,75 2,85 2,95 V
V LVI10 2,60 2,70 2,80 V
V LVI11 2,45 2,55 2,65 V
V LVI12 2,29 2,39 2,49 V
V LVI13 2,14 2,24 2,34 V
V LVI14 1,98 2,08 2,18 V
V LVI15 1,83 1,93 2,03 V
Pin de entrada externa Nota 1 EXLVI EXLVI <V DD , 1.8 V ≤ V DD ≤ 5.5 V 1.11 1,21 1,31 V
Ancho de pulso mínimo t LW 200 μs
Operación estabilización tiempo de espera Nota 2 t LWAIT 10 μs
Notas 1. Se utiliza el pin EXLVI / P120 / INTP0.

2. Tiempo requerido desde el ajuste del bit 7 (LVION) del registro de detección de bajo voltaje (LVIM) a 1 para la operación
estabilización
Observación V LVI (n - 1) > V LVIn : n = 1 a 15
Sincronización del circuito LVI
(V DD )

t LW
t LWAIT
LVION ← 1 Hora
203 de 1189.
Productos estándar
Memoria de datos Modo STOP Características de retención de datos de bajo voltaje de suministro (T A = - 40 a +85 ° C)
Tensión de suministro de retención de datos V DDDR 1.44 Nota 5.5 V
Nota El valor depende del voltaje de detección de POC. Cuando el voltaje cae, los datos se retienen hasta un POC
el reinicio se efectúa, pero los datos no se retienen cuando se efectúa un reinicio de POC.
Modo de parada Modo de operación
Modo de retención de datos
V DD
V DDDR
DETENER la ejecución de la instrucción

(solicitud de interrupción)
Características de programación de la memoria flash
• características básicas
V DD corriente de suministro I DD f XP = 10 MHz (TYP.), 20 MHz (MAX.) 4.5 4.5 11,0 mamá
Tiempo de borrado Notas 1, 2 Todo bloque T eraca 20 200 em
Unidad de bloque T erasa 20 200 em
Tiempo de escritura (en unidades de 8 bits) Nota 1 T wrwa 10 100 μs
Número de reescrituras por chip C erwr Retención: 10 años 100 Veces
1 borrar + 1 escribir después de borrar = 1 reescribir Nota 3
Notas 1. Característica de la memoria flash. Para la característica cuando un programador de memoria flash dedicado,
PG-FP4, se utiliza y el tiempo de reescritura durante la auto programación, vea las Tablas 25-12 y 25-13 .
2) El tiempo de preescritura antes del borrado y el tiempo de verificación de borrado (tiempo de reescritura) no están incluidos.
3. Cuando un producto se escribe por primera vez después del envío, "borrar → escribir" y "solo escribir" se toman como uno
volver a escribir.
Observaciones 1. f XP : frecuencia de oscilación del reloj del sistema principal

2. Para las características de operación de escritura en serie, consulte la Programación de memoria Flash 78K0 / Kx2
(Programador) Nota de aplicación (U17739E) .
204 de 1189.
CAPÍTULO 29 ESPECIFICACIONES ELÉCTRICAS ((A) PRODUCTOS DE GRADO)
Productos de destino: μ PD78F0511 (A), 78F0512 (A), 78F0513 (A), 78F0514 (A), 78F0515 (A)
V SS −0.5 a +0.3 V
AV SS −0.5 a +0.3 V
<R> REGC pin voltaje de entrada V IREGC −0.5 a +3.6 y ≤ V DD V
Voltaje de entrada V I1 P00, P01, P10 a P17, P20 a P25, P26 Nota 2 , P27 Nota 2 , −0.3 a V DD + 0.3 Nota 1 V
P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, P72 Nota 2 ,
P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120 a P124, P140 Nota 3 ,
<R> X1, X2, XT1, XT2, RESET, FLMD0
y −0.3 a V DD + 0.3 Nota 1
Corriente de salida, alta Yo OH Por pin P00, P01, P10 a P17, P30 a P33, −10 mamá
P40 Nota 2 , P41 Nota 2 , P70, P71, P72 Nota 2 ,

P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120,
Total de todos los pines P00, P01, P40 Nota 2 , P41 Nota 2 , P120, −25 mamá
−80 mA P130 Nota 3 , P140 Nota 3
P10 a P17, P30 a P33, P70, P71, −55 mamá
P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3
Por pin P20 a P25, P26 Nota 2 , P27 Nota 2 −0.5 mamá
<R> 2. Solo productos de 44 y 48 pines.
205 de 1189.
(A) productos de grado
Corriente de salida, baja Yo OL Por pin P00, P01, P10 a P17, P30 a P33, 30 mamá
P40 Nota 1 , P41 Nota 1 , P60 a P63, P70,

P71, P72 Nota 1 , P73 Nota 1 , P74 Nota 2 ,
P75 Nota 2 , P120, P130 Nota 2 , P140 Nota 2
Total de todos los pines P00, P01, P40 Nota 1 , P41 Nota 1 , P120, 60 60 mamá
200 mA P130 Nota 2 , P140 Nota 2
P10 a P17, P30 a P33, P60 a 140 mamá
P63, P70, P71, P72 Nota 1 , P73 Nota 1 ,
Por pin P20 a P25, P26 Nota 1 , P27 Nota 1 1 mamá
temperatura
<R> Notas 1. Solo productos de 44 y 48 pines.

206 de 1189.


V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
1.8 V ≤ V DD <2.7 V 1.0 5.0

V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
1.8 V ≤ V DD <2.7 V 1.0 5.0

Observación Para la selección del resonador y la constante del oscilador, se solicita a los clientes que evalúen
oscilación o aplicar al fabricante del resonador para su evaluación.
207 de 1189.

Oscilador interno de 8 MHz Oscilación interna de alta velocidad RSTS = 1 2.7 V ≤ V DD ≤ 5.5 V 7.6 8.0 8.4 megahercio
frecuencia de reloj (f RH ) Nota 1.8 V ≤ V DD <2.7 V 7.6 8.0 10,4 megahercio
<R> RSTS = 0 2,48 5.6 9,86 megahercio
Oscilador interno de 240 kHz Oscilación interna de baja velocidad 2.7 V ≤ V DD ≤ 5.5 V 216 240 264 kHz
frecuencia de reloj (f RL )
1.8 V ≤ V DD <2.7 V 192 240 264 kHz

C4 C3

Page 208
Corriente de salida, Yo OH1 Por pin para P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V −3.0 mamá
nota alta 1 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, 2.7 V ≤ V DD <4.0 V −2,5 mamá
P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120,
1.8 V ≤ V DD <2.7 V −1.0 mamá
Total de pines Nota 5 P00, P01, P40 Nota 2 , 4.0 V ≤ V DD ≤ 5.5 V −12.0 mamá
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 2.7 V ≤ V DD <4.0 V −7.0 mamá
1.8 V ≤ V DD <2.7 V −5.0 mamá
Total de pines Nota 5 P10 a P17, P30 a P33, 4.0 V ≤ V DD ≤ 5.5 V −18,0 mamá
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , 2.7 V ≤ V DD <4.0 V −15.0 mamá
P75 Nota 3
1.8 V ≤ V DD <2.7 V −10.0 mamá
2.7 V ≤ V DD <4.0 V −20.0 mamá
1.8 V ≤ V DD <2.7 V −15.0 mamá
Nota baja 4 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, 2.7 V ≤ V DD <4.0 V 5.0 mamá
1.8 V ≤ V DD <2.7 V 2,0 mamá
2.7 V ≤ V DD <4.0 V 5.0 mamá
1.8 V ≤ V DD <2.7 V 2,0 mamá
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 2.7 V ≤ V DD <4.0 V 15,0 mamá
1.8 V ≤ V DD <2.7 V 9.0 mamá
P60 a P63, P70, P71, P72 Nota 2 , P73 Nota 2 , 2.7 V ≤ V DD <4.0 V 35,0 mamá
1.8 V ≤ V DD <2.7 V 20,0 mamá
2.7 V ≤ V DD <4.0 V 50,0 mamá
1.8 V ≤ V DD <2.7 V 29,0 mamá
alfiler.
GND

Página 209
Corriente de salida, baja Nota 1 Yo OL2 Por pin para P20 a P25, P26 Nota 2 , AV REF = V DD 0.4 0.4 mamá
P27 Nota 2
Voltaje de entrada, alto V IH1 P12, P13, P15, P40 Nota 2 , P41 Nota 2 , P121 a P124 0.7V DD V DD V
V IH2 P00, P01, P10, P11, P14, P16, P17, P30 a P33, P70, 0.8V DD V DD V
P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , P75 Nota 3 , P120,
P140 Nota 3 , RESET, EXCLK, EXCLKS
V IH3 P20 a P25, P26 Nota 2 , P27 Nota 2 AV REF = V DD 0.7AV REF AV REF V
V IH4 P60 a P63 0.7V DD 6.0 V
Voltaje de entrada, bajo V IL1 P12, P13, P15, P40, P41, P60 a P63, P121 a P124 00 0.3V DD V
P70 a P73, P74 Nota 2 , P75 Nota 2 , P120, P140 Nota 2 , RESET,
EXCLK, EXCLKS
V IL3 P20 a P25, P26 Nota 2 , P27 Nota 2 AV REF = V DD 00 0.3AV REF V
Voltaje de salida, alto V OH1 P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V, V DD - 0.7 V
P30 a P33, P40 Nota 2 , P41 Nota 2 , I OH1 = −3.0 mA
P70, P71, P72 Nota 2 , P73 Nota 2 ,

2.7 V ≤ V DD <4.0 V, V DD - 0.5 V
P74 Nota 3 , P75 Nota 3 , P120, P130 Nota 3 ,
I OH1 = −2.5 mA
P140 Nota 3
1.8 V ≤ V DD <2.7 V, V DD - 0.5 V
I OH1 = −1.0 mA
V OH2 P20 a P25, P26 Nota 2 , P27 Nota 2 AV REF = V DD , V DD - 0.5 V
I OH2 = −100 μ A
P121 a P124 I OH2 = −100 μ A V DD - 0.5 V
GND
Página 210
Tensión de salida, V OL1 P00, P01, P10 a P17, P30 a P33, 4.0 V ≤ V DD ≤ 5.5 V, 0.7 V
bajo P40 Nota 1 , P41 Nota 1 , P70, P71, P72 Nota 1 , I OL1 = 8.5 mA
P73 Nota 1 , P74 Nota 2 , P75 Nota 2 , P120, 2.7 V ≤ V DD <4.0 V, 0.7 V
I OL1 = 5.0 mA
1.8 V ≤ V DD <2.7 V, 0.5 0.5 V

I OL1 = 2.0 mA
1.8 V ≤ V DD <2.7 V, 0.4 0.4 V

I OL1 = 0.5 mA
V OL2 P20 a P25, P26 Nota 1 , P27 Nota 1 AV REF = V DD , 0.4 0.4 V
I OL2 = 0.4 mA
P121 a P124 I OL2 = 0.4 mA 0.4 0.4 V
V OL3 P60 a P63 4.0 V ≤ V DD ≤ 5.5 V, 2,0 V

I OL3 = 15.0 mA
4.0 V ≤ V DD ≤ 5.5 V, 0.4 0.4 V

I OL3 = 5.0 mA
2.7 V ≤ V DD <4.0 V, 0.6 V

I OL3 = 5.0 mA
2.7 V ≤ V DD <4.0 V, 0.4 0.4 V

I OL3 = 3.0 mA
1.8 V ≤ V DD <2.7 V, 0.4 0.4 V

I OL3 = 2.0 mA
Fuga de entrada I LIH1 P00, P01, P10 a P17, P30 a P33, V I = V DD 1 μA
actual, alto P40 Nota 1 , P41 Nota 1 , P60 a P63, P70,

P75 Nota 2 , P120, P140 Nota 2 , FLMD0,
REINICIAR
I LIH2 P20 a P25, P26 Nota 1 , P27 Nota 1 V I = AV REF = V DD 1 μA
I LIH3 P121 a P124 V I = V DD Modo de puerto de E / S 1 μA
(X1, X2, XT1, XT2) μA

Modo OSC 20
Fuga de entrada I LIL1 P00, P01, P10 a P17, P30 a P33, V I = V SS −1 μA
actual, baja P40 Nota 1 , P41 Nota 1 , P60 a P63, P70,

REINICIAR
I LIL2 P20 a P25, P26 Nota 1 , P27 Nota 1 V I = V SS , AV REF = V DD −1 μA
I LIL3 P121 a P124 V I = V SS Modo de puerto de E / S −1 μA
(X1, X2, XT1, XT2) −20 μA

Modo OSC
Resistencia a la tracción R U V I = V SS 10 20 100 kΩ
Suministro FLMD0 V IL En modo de operación normal 00 0.2V DD V
voltaje

Página 211
Suministro actual Nota 1 I DD1 Operando f XH = 20 MHz Nota 2 , Entrada de onda cuadrada 3.2 5.5 mamá
modo V DD = 5.0 V
V DD = 5.0 V

V DD = 3.0 V

V DD = 3.0 V
V DD = 2.0 V

<R>
V DD = 5.0 V
V DD = 5.0 V
V DD = 5.0 V
V DD = 3.0 V
<R> f SUB = 32.768 kHz Nota 5 , Entrada de onda cuadrada 3.0 27 μA
V DD = 5.0 V
V DD = 5.0 V, T A = −40 a + 70 ° C 1 10 μA
<R> Notas 1. Corriente total que fluye hacia la fuente de alimentación interna (V DD ), incluida la corriente de operación periférica y
<R> 2. Sin incluir la corriente de funcionamiento del oscilador interno de 8 MHz, el oscilador interno de 240 kHz y el XT1
<R> 4. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador XT1 y el oscilador interno de 240 kHz, y
<R> 5. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador interno de 8 MHz y el interno de 240 kHz
<R> 6. Sin incluir la corriente de funcionamiento del oscilador interno de 240 kHz y el oscilador XT1, y la corriente
frecuencia)
frecuencia)
Página 212
<R> Convertidor A / D me ADC

Nota 1
2.3 V ≤ AV REF ≤ V DD , ADCE = 1 0,86 1.9 mamá

Nota 2
Durante 240 kHz reloj interno de oscilación de baja velocidad 55 10 μA
corriente de funcionamiento operación
Corriente de funcionamiento LVI

Nota 3
Yo LVI 99 18 años μA
<R> 2. Corriente que fluye solo al temporizador de vigilancia, incluida la corriente de funcionamiento de los 240 kHz internos
Page 213
Características AC

Ciclo de instrucción (mínimo T CY Sistema principal 4.0 V ≤ V DD ≤ 5.5 V 0.1 32 μs
tiempo de ejecución de la instrucción) reloj (f XP ) μs

2.7 V ≤ V DD <4.0 V 0.2 0.2 32
operación
1.8 V ≤ V DD <2.7 V 0.4 Nota 1 32 μs
<R> Reloj de hardware periférico f PRS f PRS = f XH 4.0 V ≤ V DD ≤ 5.5 V 20 megahercio
frecuencia (XSEL = 1)
(XSEL = 0) 1.8 V ≤ V DD <2.7 V Nota 2

7.6 10,4 megahercio
frecuencia
1.8 V ≤ V DD <2.7 V 1.0 5.0 megahercio
<R> Entrada de reloj del sistema principal externo t EXCLKH , 4.0 V ≤ V DD ≤ 5.5 V 24 ns

2.7 V ≤ V DD <4.0 V 48 ns
1.8 V ≤ V DD <2.7 V 96 ns

frecuencia
<R> Entrada de reloj de subsistema externo t EXCLKSH , 12 μs

TI000, TI010 entrada de alto nivel t TIH0 , 4.0 V ≤ V DD ≤ 5.5 V 2 / f sam + 0.1 Nota 4 μs
ancho, ancho de bajo nivel t TIL0 μs

2.7 V ≤ V DD <4.0 V 2 / f sam + 0.2 Nota 4
1.8 V ≤ V DD <2.7 V 2 / f sam + 0.5 Nota 4 μs
TI50, frecuencia de entrada TI51 f TI5 4.0 V ≤ V DD ≤ 5.5 V 10 megahercio
TI50, ancho de alto nivel de entrada TI51, t TIH5 , 4.0 V ≤ V DD ≤ 5.5 V 50 ns

2.7 V ≤ V DD <4.0 V 50 ns
1.8 V ≤ V DD <2.7 V 100 ns
Notas 1. 0.38 μ s cuando se opera con el oscilador interno de 8 MHz.

<R> 2. Características de la frecuencia del reloj del sistema principal. Configure el reloj de división para que lo establezca un periférico
funcionan para f RH / 2 o menos.
f PRS.
Página 214
100
32
10
5.0
μ 2,0
[s]
Garantizado
CY
rango de operación
1.0
Tiempo
0.4 de
0.4ciclo T
0.2 0.2
0.1
0,01
5.5
00 1.0 2,0 3.0 4.0 4.0 5.0 6.0
1,8 2.7
V IH V IH
Puntos de prueba
V IL V IL
1 / f EXCLK
t EXCLKL t EXCLKH
0.8V DD (MIN.)
EXCLK
0.2V DD (MÁX.)
1 / f EXCLKS
t EXCLKSL t EXCLKSH
0.8V DD (MIN.)
EXCLKS
0.2V DD (MÁX.)
Page 215
TI Timing
t TIL0 t TIH0
TI000, TI010
1 / f TI5
t TIL5 t TIH5
TI50, TI51
t INTL t INTH
t KR
t RSL
REINICIAR
Page 216
(2) interfaz serial

<R> (c) IIC0
MIN. MAX. MIN. MAX.
Tiempo de configuración de la condición de reinicio t SU : STA 4.7 - 0.6 - μs
Tiempo de espera Nota 1 t HD : STA 4.0 4.0 - 0.6 - μs
Operación de reloj EXSCL0 (6.4 MHz) 4.7 - 1,25 - μs
Tiempo de configuración de datos (recepción) t SU : DAT 250 - 100 - ns
Tiempo de configuración de datos t HD : DAT f W = f XH / 2 N o DFC0 = 0 00 3,45 00 0.9 Nota 4 μs
(transmisión) Nota 2 f W = f EXSCL0 seleccionado Nota 3

1.00 Nota 5
DFC0 = 1 - - 00 0.9 Nota 6 μs
1.125 Nota 7
f W = f RH / 2 N seleccionado Nota 3 DFC0 = 0 00 3,45 00 1.05 μs
DFC0 = 1 - - 00 1.184 μs
Tiempo de configuración de la condición de parada

t SU : STO 4.0 4.0 - 0.6 - μs
Página 217
<R> (d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
2.7 V ≤ V DD <4.0 V 200 ns
1.8 V ≤ V DD <2.7 V 400 ns
t KL1
2.7 V ≤ V DD <4.0 V 100 ns
1.8 V ≤ V DD <2.7 V 190 ns

Salida SO10
t KL2
<R> Tiempo de retraso de SCK10 ↓ a t KSO2 C = 50 pF Nota 4.0 V ≤ V DD ≤ 5.5 V 120 ns
Salida SO10
2.7 V ≤ V DD <4.0 V 120 ns
1.8 V ≤ V DD <2.7 V 180 ns
Page 218
<R> IIC0:
t BAJO
SCL0

t SU: STO
t HD: STA t SU: DAT
SDA0
t BUF
CSI10:
t KCYm
t KLm t KHm
SCK10
t SIKm t KSIm
t KSOm
Page 219

2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 1.2 % FSR
2.7 V ≤ AV REF <4.0 V 12,2 36,7 μs
2.3 V ≤ AV REF <2.7 V 27 66,6 μs
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.3 V ≤ AV REF <2.7 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 4.5 LSB
2.3 V ≤ AV REF <2.7 V ± 6.5 LSB
2.7 V ≤ AV REF <4.0 V ± 2.0 LSB
2.3 V ≤ AV REF <2.7 V ± 2.0 LSB

(V DD )

t PW
t PTH
Hora
Page 220

(V DD ) (V DD )
1.8 V 1.8 V
V POC
Hora Hora
t PUP1
RESET pin
t PUP2
voltaje
Page 221
voltaje
V LVI1 3.99 4.09 4.19 V
V LVI2 3.83 3.93 4.03 V
V LVI3 3,68 3.78 3.88 V
V LVI4 3,52 3,62 3.72 V
V LVI5 3,37 3,47 3,57 V
V LVI6 3.22 3.32 3,42 V
V LVI7 3,06 3.16 3.26 V
V LVI8 2.91 3,01 3.11 V
V LVI9 2,75 2,85 2,95 V
V LVI10 2,60 2,70 2,80 V
V LVI11 2,45 2,55 2,65 V
V LVI12 2,29 2,39 2,49 V
V LVI13 2,14 2,24 2,34 V
V LVI14 1,98 2,08 2,18 V
V LVI15 1,83 1,93 2,03 V

estabilización
(V DD )

t LW
t LWAIT
LVION ← 1 Hora
222 de 1189.
V DD
V DDDR


<R> Número de reescrituras por chip C erwr Retención: 15 años 100 Veces
volver a escribir.

Página 223
<R> CAPÍTULO 30 ESPECIFICACIONES ELÉCTRICAS ((A2) PRODUCTOS DE GRADO: T A = - 40 a +110 ° C)
Productos de destino: μ PD78F0511 (A2), 78F0512 (A2), 78F0513 (A2), 78F0514 (A2), 78F0515 (A2)
V SS −0.5 a +0.3 V
AV SS −0.5 a +0.3 V
REGC pin voltaje de entrada V IREGC −0.5 a +3.6 y ≤ V DD V
X1, X2, XT1, XT2, RESET, FLMD0
y −0.3 a V DD + 0.3 Nota 1

−80 mA P130 Nota 3 , P140 Nota 3
P10 a P17, P30 a P33, P70, P71, −55 mamá

Página 224
CAPÍTULO 30 ESPECIFICACIONES ELÉCTRICAS ((A2) PRODUCTOS DE GRADO: T A = - 40 a +110 ° C)
(A2) productos de grado: T A = - 40 a +110 ° C
P40 Nota 1 , P41 Nota 1 , P60 a P63, P70,

200 mA P130 Nota 2 , P140 Nota 2
P10 a P17, P30 a P33, P60 a 140 mamá

P63, P70, P71, P72 Nota 1 , P73 Nota 1 ,
temperatura

Page 225


V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2

V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
2. 2.0 MHz (MIN.) Cuando se usa UART6 durante la programación a bordo.

Page 226

Oscilador interno de 8 MHz Oscilación interna de alta velocidad RSTS = 1 7.6 8.0 8.4 megahercio
frecuencia de reloj (f RH ) Nota
RSTS = 0 2,48 5.6 9,86 megahercio
Oscilador interno de 240 kHz Oscilación interna de baja velocidad 216 240 264 kHz

C4 C3

Página 227
Corriente de salida, Yo OH1 Por pin para P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V −2,5 mamá
nota alta 1 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, −2.0
2.7 V ≤ V DD <4.0 V mamá
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 −6.0
2.7 V ≤ V DD <4.0 V mamá
Total de pines Nota 5 P10 a P17, P30 a P33, 4.0 V ≤ V DD ≤ 5.5 V −12,5 mamá
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , −10.0
2.7 V ≤ V DD <4.0 V mamá
P75 Nota 3
2.7 V ≤ V DD <4.0 V −14.0 mamá
Nota baja 3 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71,
2.7 V ≤ V DD <4.0 V 3.0 mamá
2.7 V ≤ V DD <4.0 V 3.0 mamá
2.7 V ≤ V DD <4.0 V 10,0 mamá
P60 a P63, P70, P71, P72 Nota 2 , P73 Nota 2 ,

2.7 V ≤ V DD <4.0 V 20,0 mamá
2.7 V ≤ V DD <4.0 V 30,0 mamá
alfiler.
GND

Página 228
P27 Nota 2
V IH4 P60 a P63 0.7V DD 6.0 V
EXCLK, EXCLKS
P70, P71, P72 Nota 2 , P73 Nota 2 ,
2.7 V ≤ V DD <4.0 V, V DD - 0.5 V
I OH1 = −2.0 mA
P140 Nota 3
I OH2 = −100 μ A
P121 a P124 I OH2 = −100 μ A V DD - 0.5 V
GND
Página 229
I OL1 = 3.0 mA
I OL2 = 0.4 mA
P121 a P124 I OL2 = 0.4 mA 0.4 0.4 V
V OL3 P60 a P63 4.0 V ≤ V DD ≤ 5.5 V, 2,0 V

I OL3 = 10.0 mA
4.0 V ≤ V DD ≤ 5.5 V, 0.4 0.4 V

I OL3 = 3.0 mA
2.7 V ≤ V DD <4.0 V, 0.6 V

I OL3 = 3.0 mA


REINICIAR
(X1, X2, XT1, XT2) μA

Modo OSC 20

REINICIAR
(X1, X2, XT1, XT2) −20 μA

Modo OSC

voltaje

230 de 1189.
modo V DD = 5.0 V
V DD = 5.0 V

V DD = 3.0 V

V DD = 3.0 V
f RH = 8 MHz Nota 4 , V DD = 5.0 V 1.4 3,3 mamá
V DD = 5.0 V
V DD = 5.0 V

V DD = 5.0 V

V DD = 3.0 V
f RH = 8 MHz Nota 4 , V DD = 5.0 V 0.4 0.4 1.6 mamá
V DD = 5.0 V
I DD3 Modo STOP Nota 6 V DD = 5.0 V 1 60 60 μA
V DD = 5.0 V, T A = −40 a + 70 ° C 1 10 μA
Notas 1. Corriente total que fluye hacia la fuente de alimentación interna (V DD ), incluida la corriente de operación periférica y
2. Sin incluir la corriente de funcionamiento del oscilador interno de 8 MHz, el oscilador interno de 240 kHz y el XT1
4. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador XT1 y el oscilador interno de 240 kHz, y
5. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador interno de 8 MHz y el interno de 240 kHz
6. Sin incluir la corriente de funcionamiento del oscilador interno de 240 kHz y el oscilador XT1, y la corriente
frecuencia)
frecuencia)
Página 231
Nota 1

Nota 2

Nota 3
Yo LVI 99 24 μA
2. Corriente que fluye solo al temporizador de vigilancia, incluida la corriente de funcionamiento de los 240 kHz internos
Página 232
Características AC


2.7 V ≤ V DD <4.0 V 0.2 0.2 32
operación
Reloj de hardware periférico f PRS f PRS = f XH 4.0 V ≤ V DD ≤ 5.5 V 20 megahercio

frecuencia (XSEL = 1) 2.7 V ≤ V DD <4.0 V
10 megahercio
(XSEL = 0)
frecuencia
Entrada de reloj del sistema principal externo t EXCLKH , 4.0 V ≤ V DD ≤ 5.5 V 24 ns

2.7 V ≤ V DD <4.0 V 48 ns

frecuencia
Entrada de reloj de subsistema externo t EXCLKSH , 12 μs

2.7 V ≤ V DD <4.0 V 2 / f sam + 0.2 Nota 2
TI50, frecuencia de entrada TI51 f TI5 10 megahercio
TI50, ancho de alto nivel de entrada TI51, t TIH5 , 50 ns

Notas 1. 2.0 MHz (MIN.) Cuando se usa UART6 durante la programación a bordo.
f PRS.
Página 233
100
32
10
5.0
μ 2,0
[s] Garantizado
CY
rango de operación
1.0
0.4 0.4
Tiempo de ciclo T
0.2 0.2
0.1
0,01
5.5
00 1.0 2,0 3.0 4.0 4.0 5.0 6.0
2.7
V IH V IH
Puntos de prueba
V IL V IL
1 / f EXCLK
t EXCLKL t EXCLKH
0.8V DD (MIN.)
EXCLK
0.2V DD (MÁX.)
1 / f EXCLKS
t EXCLKSL t EXCLKSH
0.8V DD (MIN.)
EXCLKS
0.2V DD (MÁX.)
Página 234
TI Timing
t TIL0 t TIH0
TI000, TI010
1 / f TI5
t TIL5 t TIH5
TI50, TI51
t INTL t INTH
t KR
t RSL
REINICIAR
Página 235
(2) interfaz serial

(c) IIC0
MIN. MAX. MIN. MAX.

1.00 Nota 5
DFC0 = 1 - - 00 0.9 Nota 6 μs
1.125 Nota 7
DFC0 = 1 - - 00 1.184 μs
t SU : STO 4.0 4.0 - 0.6 - μs
Página 236
(d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
2.7 V ≤ V DD <4.0 V 400 ns
t KL1
2.7 V ≤ V DD <4.0 V 100 ns

Salida SO10

t KL2
Tiempo de retraso de SCK10 ↓ a t KSO2 C = 50 pF Nota 120 ns

Salida SO10
Página 237
IIC0:
t BAJO
SCL0

t SU: STO
t HD: STA t SU: DAT
SDA0
t BUF

CSI10:
t KCYm
t KLm t KHm
SCK10
t SIKm t KSIm
t KSOm
Página 238
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V 12,2 36,7 μs
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 4.5 LSB
2.7 V ≤ AV REF <4.0 V ± 2.0 LSB

(V DD )

t PW
t PTH
Hora
Página 239

(V DD ) (V DD )
2.7 V 2.7 V
V POC
Hora Hora
t PUP1
RESET pin
t PUP2
voltaje
240

voltaje
V LVI1 3.99 4.09 4.19 V
V LVI2 3.83 3.93 4.03 V
V LVI3 3,68 3.78 3.88 V
V LVI4 3,52 3,62 3.72 V
V LVI5 3,37 3,47 3,57 V
V LVI6 3.22 3.32 3,42 V
V LVI7 3,06 3.16 3.26 V
V LVI8 2.91 3,01 3.11 V
V LVI9 2,75 2,85 2,95 V

estabilización
(V DD )
t LW
t LWAIT
LVION ← 1 Hora
Página 241
V DD
V DDDR


V DD corriente de suministro I DD f XP = 10 MHz (TYP.), 20 MHz (MAX.) 4.5 4.5 14.0 mamá

volver a escribir.

Página 242
<R> CAPÍTULO 31 ESPECIFICACIONES ELÉCTRICAS ((A2) PRODUCTOS DE GRADO: T A = - 40 a +125 ° C)
Productos de destino: μ PD78F0511 (A2), 78F0512 (A2), 78F0513 (A2), 78F0514 (A2), 78F0515 (A2)
V SS −0.5 a +0.3 V
AV SS −0.5 a +0.3 V
REGC pin voltaje de entrada V IREGC −0.5 a +3.6 y ≤ V DD V
X1, X2, XT1, XT2, RESET, FLMD0
y −0.3 a V DD + 0.3 Nota 1
−80 mA P130 Nota 3 , P140 Nota 3
P10 a P17, P30 a P33, P70, P71, −55 mamá


Página 243
P40 Nota 1 , P41 Nota 1 , P60 a P63, P70,
200 mA P130 Nota 2 , P140 Nota 2
P10 a P17, P30 a P33, P60 a 140 mamá
P63, P70, P71, P72 Nota 1 , P73 Nota 1 ,

temperatura

Página 244


V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2

V SS X1 X2
2.7 V ≤ V DD <4.0 V 1.0 Nota 2 10,0
C1 C2
2. 2.0 MHz (MIN.) Cuando se usa UART6 durante la programación a bordo.

Página 245

Oscilador interno de 8 MHz Oscilación interna de alta velocidad RSTS = 1 7.6 8.0 8.46 megahercio
frecuencia de reloj (f RH ) Nota
RSTS = 0 2,48 5.6 9,86 megahercio
Oscilador interno de 240 kHz Oscilación interna de baja velocidad 216 240 264 kHz


C4 C3

Página 246
Corriente de salida, Yo OH1 Por pin para P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V −1.5 mamá
nota alta 1 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71, −1.0
2.7 V ≤ V DD <4.0 V mamá
P41 Nota 2 , P120, P130 Nota 3 , P140 Nota 3 −4.0
2.7 V ≤ V DD <4.0 V mamá
Total de pines Nota 5 P10 a P17, P30 a P33, 4.0 V ≤ V DD ≤ 5.5 V −10.0 mamá
P70, P71, P72 Nota 2 , P73 Nota 2 , P74 Nota 3 , −8.0
2.7 V ≤ V DD <4.0 V mamá
P75 Nota 3
2.7 V ≤ V DD <4.0 V −12.0 mamá
Corriente de salida, Yo OL1 Por pin para P00, P01, P10 a P17, 4.0 V ≤ V DD ≤ 5.5 V 4.0 4.0 mamá
Nota baja 3 P30 a P33, P40 Nota 2 , P41 Nota 2 , P70, P71,
2.7 V ≤ V DD <4.0 V 2,0 mamá
Por pin para P60 a P63 4.0 V ≤ V DD ≤ 5.5 V 8.0 mamá
2.7 V ≤ V DD <4.0 V 2,0 mamá

2.7 V ≤ V DD <4.0 V 8.0 mamá
P60 a P63, P70, P71, P72 Nota 2 , P73 Nota 2 ,
2.7 V ≤ V DD <4.0 V 16,0 mamá
2.7 V ≤ V DD <4.0 V 24,0 mamá
alfiler.
GND

Página 247
P27 Nota 2
V IH4 P60 a P63 0.7V DD 6.0 V
EXCLK, EXCLKS
P70, P71, P72 Nota 2 , P73 Nota 2 ,

2.7 V ≤ V DD <4.0 V, V DD - 0.5 V
I OH1 = −1.0 mA
P140 Nota 3
I OH2 = −100 μ A
P121 a P124 I OH2 = −100 μ A V DD - 0.5 V
GND
Página 248
I OL1 = 2.0 mA
I OL2 = 0.4 mA
P121 a P124 I OL2 = 0.4 mA 0.4 0.4 V
V OL3 P60 a P63 4.0 V ≤ V DD ≤ 5.5 V, 2,0 V

I OL3 = 8.0 mA
4.0 V ≤ V DD ≤ 5.5 V, 0.6 V

I OL3 = 2.0 mA
2.7 V ≤ V DD <4.0 V, 0.6 V

I OL3 = 2.0 mA


REINICIAR
(X1, X2, XT1, XT2) μA

Modo OSC 20


REINICIAR
(X1, X2, XT1, XT2) −20 μA

Modo OSC

voltaje

Página 249
modo V DD = 5.0 V

V DD = 5.0 V
V DD = 3.0 V
f XH = 5 MHz Notas 2, 3 , Entrada de onda cuadrada 0.9 2,4 mamá

V DD = 3.0 V
V DD = 5.0 V
V DD = 5.0 V

V DD = 5.0 V

V DD = 3.0 V

V DD = 5.0 V
V DD = 5.0 V, T A = −40 a + 70 ° C 1 10 μA
Notas 1. Corriente total que fluye hacia la fuente de alimentación interna (V DD ), incluida la corriente de operación periférica y
2. Sin incluir la corriente de funcionamiento del oscilador interno de 8 MHz, el oscilador interno de 240 kHz y el XT1
4. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador XT1 y el oscilador interno de 240 kHz, y
5. Sin incluir la corriente de funcionamiento del oscilador X1, el oscilador interno de 8 MHz y el interno de 240 kHz
6. Sin incluir la corriente de funcionamiento del oscilador interno de 240 kHz y el oscilador XT1, y la corriente
frecuencia)
frecuencia)
Page 250

Nota 1

Nota 2

Nota 3
Yo LVI 99 27 μA
2. Corriente que fluye solo al temporizador de vigilancia, incluida la corriente de funcionamiento de los 240 kHz internos
Page 251
Características AC


2.7 V ≤ V DD <4.0 V 0.2 0.2 32
operación
Reloj de hardware periférico f PRS f PRS = f XH 4.0 V ≤ V DD ≤ 5.5 V 20 megahercio
frecuencia (XSEL = 1) 2.7 V ≤ V DD <4.0 V

10 megahercio

(XSEL = 0)
frecuencia
Entrada de reloj del sistema principal externo t EXCLKH , 4.0 V ≤ V DD ≤ 5.5 V 24 ns

2.7 V ≤ V DD <4.0 V 48 ns

frecuencia
Entrada de reloj de subsistema externo t EXCLKSH , 12 μs

2.7 V ≤ V DD <4.0 V 2 / f sam + 0.2 Nota 2
TI50, frecuencia de entrada TI51 f TI5 10 megahercio
TI50, ancho de alto nivel de entrada TI51, t TIH5 , 50 ns
Notas 1. 2.0 MHz (MIN.) Cuando se usa UART6 durante la programación a bordo.
f PRS.
Page 252
100
32
10
5.0
μ 2,0
[s]
Garantizado
CY
rango de operación
1.0
Tiempo de ciclo T
0.4 0.4
0.2 0.2
0.1
0,01
00 1.0 2,0 3.0 4.0 4.0 5.0 5.5 6.0

2.7
V IH V IH
Puntos de prueba
V IL V IL
1 / f EXCLK
t EXCLKL t EXCLKH
0.8V DD (MIN.)
EXCLK
0.2V DD (MÁX.)
1 / f EXCLKS
t EXCLKSL t EXCLKSH
0.8V DD (MIN.)
EXCLKS
0.2V DD (MÁX.)
Manual de usuario U17336EJ5V0UD
651
Page 253
TI Timing
t TIL0 t TIH0
TI000, TI010
1 / f TI5
t TIL5 t TIH5
TI50, TI51
t INTL t INTH
t KR
t RSL
REINICIAR
Page 254
(2) interfaz serial

(c) IIC0
MIN. MAX. MIN. MAX.

1.00 Nota 5
DFC0 = 1 - - 00 0.9 Nota 6 μs
1.125 Nota 7
DFC0 = 1 - - 00 1.184 μs

t SU : STO 4.0 4.0 - 0.6 - μs
255 de 1189.
(d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
2.7 V ≤ V DD <4.0 V 400 ns
t KL1
2.7 V ≤ V DD <4.0 V 100 ns
Salida SO10
t KL2
Tiempo de retraso de SCK10 ↓ a t KSO2 C = 50 pF Nota 120 ns

Salida SO10
Page 256
IIC0:
t BAJO
SCL0

t SU: STO
t HD: STA t SU: DAT
SDA0
t BUF

CSI10:
t KCYm
t KLm t KHm
SCK10
t SIKm t KSIm
t KSOm
Página 257

2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V 12,2 36,7 μs
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 0.6 % FSR
2.7 V ≤ AV REF <4.0 V ± 4.5 LSB
2.7 V ≤ AV REF <4.0 V ± 2.0 LSB

(V DD )

t PW
t PTH
Hora
Page 258

(V DD ) (V DD )
2.7 V 2.7 V
V POC
Hora Hora
t PUP1
RESET pin
t PUP2
voltaje
Page 259
voltaje
V LVI1 3.99 4.09 4.19 V
V LVI2 3.83 3.93 4.03 V
V LVI3 3,68 3.78 3.88 V
V LVI4 3,52 3,62 3.72 V
V LVI5 3,37 3,47 3,57 V
V LVI6 3.22 3.32 3,42 V
V LVI7 3,06 3.16 3.26 V
V LVI8 2.91 3,01 3.11 V
V LVI9 2,75 2,85 2,95 V

estabilización
(V DD )

t LW
t LWAIT
LVION ← 1 Hora
Page 260
V DD
V DDDR



volver a escribir.

Página 261
CAPÍTULO 32 DIBUJOS DEL PAQUETE
<R> • μ PD78F0511MC-GAA-AX, 78F0512MC-GAA-AX, 78F0513MC-GAA-AX, 78F0513DMC-GAA-AX
SSOP DE PLÁSTICO DE 38 PINES (7,62 mm (300))
38 20 V
detalle del extremo de plomo
yo T
PAGS L
U
1 19 V
W UNA W
F H
GRAMO J
mi C norte S si K
(UNIDAD: mm)
re METRO
METRO
ARTICULODIMENSIONES
UNA 12.30 ± 0.10
si 0,30
C 0,65 (TP)
NOTA
re 0,30 + 0,10
−0.05
Cada línea central de plomo se encuentra dentro de 0,10 mm de su mi 0.125 ± 0.075
posición verdadera (TP) en la máxima condición del material.
F 2.00 MAX.
GRAMO 1.70 ± 0.10

H 8.10 ± 0.20
yo 6.10 ± 0.10
J 1.00 ± 0.20
K 0.15 + 0.10
−0.05
L 0,50
METRO 0,10
norte 0,10
PAGS 3 ° +−35 °°
T 0.25 (TP)
U 0.60 ± 0.15
V 0.25 MAX.
W 0.15 MAX.
P38MC-65-GAA
Página 262
• μ PD78F0511GB-UES-A, 78F0512GB-UES-A, 78F0513GB-UES-A, 78F0513DGB-UES-A
LQFP PLÁSTICO 44 PINES (10x10)
HD
re
33 23 A3
34 22 C
θ L
mi ÉL Lp
L1
44 12 (UNIDAD: mm)
1 11 ARTICULODIMENSIONES
re 10.00 ± 0.20
ZE mi 10.00 ± 0.20
HD 12.00 ± 0.20
ZD mi
ÉL 12.00 ± 0.20
si X METRO
S UNA 1.60 MAX.
UNA A1 0.10 ± 0.05
A2 1.40 ± 0.05
A2
A3 0,25
si 0.37 +0.08
−0.07
S
C 0.145 +0.055
−0.045
L 0,50
y S A1 Lp 0.60 ± 0.15
L1 1.00 ± 0.20
θ 3 ° −3
+ 5°°
mi 0,80
NOTA
X 0,20
Cada línea central de plomo se encuentra a 0,20 mm de
y 0,10
Su verdadera posición en la máxima condición del material.
ZD 1.00
ZE 1.00
P44GB-80-UES-1
Página 263
<R> • μ PD78F0511GB (A) -GAF-AX, 78F0512GB (A) -GAF-AX, 78F0513GB (A) -GAF-AX, 78F0511GB (A2) -GAF-AX,
78F0512GB (A2) -GAF-AX, 78F0513GB (A2) -GAF-AX
LQFP PLÁSTICO 44 PINES (10x10)
HD
re
L1 A3
33 23
C
34 22
θ L
Lp
mi ÉL
(UNIDAD: mm)
44 12 ARTICULODIMENSIONES
1 11 re 10.00 ± 0.20
mi 10.00 ± 0.20
ZE HD 12.00 ± 0.20
ÉL 12.00 ± 0.20
ZD mi
UNA 1.60 MAX.
si X S
METRO A1 0.10 ± 0.05
UNA A2 1.40 ± 0.05
A3 0,25
A2
si 0.35 +0.08
−0.04
C 0.125 +0.075
−0.025
S
L 0,50
Lp 0.60 ± 0.15
y L1 1.00 ± 0.20
S A1
θ 3 ° +−35 °°
mi 0,80
X 0,20
NOTA y 0,10
Cada línea central de plomo se encuentra a 0,20 mm de
ZD 1.00
ZE 1.00
P44GB-80-GAF
Página 264
• μ PD78F0511GA-8EU-A, 78F0512GA-8EU-A, 78F0513GA-8EU-A, 78F0514GA-8EU-A, 78F0515GA-8EU-A,
78F0515DGA-8EU-A
LQFP PLÁSTICO DE 48 PINES (PASO FINO) (7x7)
HD
re
36 25 A3
37 24
C
θ L
mi ÉL Lp
L1
48 13
1 12
(UNIDAD: mm)
ZE ARTICULODIMENSIONES
re 7.00 ± 0.20
mi 7.00 ± 0.20
ZD mi
HD 9.00 ± 0.20
si X METRO
S ÉL 9.00 ± 0.20
UNA UNA 1.60 MAX.
A1 0.10 ± 0.05
A2
A2 1.40 ± 0.05
A3 0,25
si 0.22 ± 0.05
S C 0.145 +0.055
−0.045
L 0,50
Lp 0.60 ± 0.15
y S A1 L1 1.00 ± 0.20
θ 3 ° +−35 °°
mi 0,50
NOTA X 0,08
Cada línea central de plomo se encuentra dentro de 0.08 mm de y 0,08

Su verdadera posición en la máxima condición del material. ZD 0,75
ZE 0,75
P48GA-50-8EU
Page 265
• μ PD78F0511GA (A) -GAM-AX, 78F0512GA (A) -GAM-AX, 78F0513GA (A) -GAM-AX, 78F0514GA (A) -GAM-AX,
<R> 78F0515GA (A) -GAM-AX, 78F0511GA (A2) -GAM-AX, 78F0512GA (A2) -GAM-AX, 78F0513GA (A2) -GAM-AX,
78F0514GA (A2) -GAM-AX, 78F0515GA (A2) -GAM-AX
LQFP PLÁSTICO DE 48 PINES (PASO FINO) (7x7)
HD
re
A3
36 25
C
37 24
θ L
Lp
mi ÉL L1
(UNIDAD: mm)
ARTICULODIMENSIONES
re 7.00 ± 0.20
mi 7.00 ± 0.20
48 13
HD 9.00 ± 0.20
1 12 ÉL 9.00 ± 0.20
UNA 1.60 MAX.
ZE A1 0.10 ± 0.05
A2 1.40 ± 0.05
A3 0,25
ZD mi +0.07
UNA si 0,20 −0.03
si X S
METRO
A2 C 0.125 +0.075
−0.025
L 0,50
Lp 0.60 ± 0.15
L1 1.00 ± 0.20
S θ 3 ° +−35 °°
mi 0,50
X 0,08
y S A1
y 0,08
ZD 0,75
ZE 0,75
NOTA
P48GA-50-GAM
Cada línea central de plomo se encuentra dentro de 0.08 mm de
Página 266
CAPÍTULO 33 CONDICIONES DE SOLDADURA RECOMENDADAS
Estos productos deben soldarse y montarse en las siguientes condiciones recomendadas.

Para métodos y condiciones de soldadura distintos a los recomendados a continuación, comuníquese con un NEC Electronics
Representante de ventas.
Para obtener información técnica, consulte el siguiente sitio web.
Manual de montaje del dispositivo semiconductor (http://www.necel.com/pkg/en/mount/index.html)
<R> Observación La evaluación de las condiciones de soldadura para los productos de 38 pines está incompleta porque estos productos son
en desarrollo.
Tabla 33-1. Tipo de montaje en superficie Condiciones de soldadura
• LQFP de plástico de 48 pines (paso fino) (7 × 7)

μ PD78F0511GA-8EU-A, 78F0512GA-8EU-A, 78F0513GA-8EU-A, 78F0514GA-8EU-A, 78F0515GA-8EU-A,
<R> 78F0515DGA-8EU-A Nota 1 , 78F0511GA (A) -GAM-AX, 78F0512GA (A) -GAM-AX, 78F0513GA (A) -GAM-AX,
<R> 78F0514GA (A) -GAM-AX, 78F0515GA (A) -GAM-AX, 78F0511GA (A2) -GAM-AX, 78F0512GA (A2) -GAM-AX,
<R> 78F0513GA (A2) -GAM-AX, 78F0514GA (A2) -GAM-AX, 78F0515GA (A2) -GAM-AX
• LQFP de plástico de 44 pines (10 × 10)
μ PD78F0511GB-UES-A, 78F0512GB-UES-A, 78F0513GB-UES-A, 78F0513DGB-UES-A Nota 1 ,
<R> 78F0511GB (A) -GAF-AX, 78F0512GB (A) -GAF-AX, 78F0513GB (A) -GAF-AX, 78F0511GB (A2) -GAF-AX,
<R> 78F0512GB (A2) -GAF-AX, 78F0513GB (A2) -GAF-AX
Método de soldadura Condiciones de soldadura Recomendado

Símbolo de condición
Reflujo infrarrojo Temperatura máxima del paquete: 260 ° C, Tiempo: 60 segundos máx. (a 220 ° C o más), IR60-207-3
Recuento: 3 veces o menos, límite de exposición: 7 días Nota 2 (después de eso, precocido a 125 ° C durante
20 a 72 horas)
Calentamiento parcial Temperatura del pin: 350 ° C máx., Tiempo: 3 segundos máx. (por fila de pin) -
Notas 1. El μ PD78F0513D y 78F0515D tienen una función de depuración en chip. No use este producto para masa
producción porque no se puede garantizar su fiabilidad después de que se haya utilizado la función de depuración en chip,
debido a problemas con respecto al número de veces que se puede reescribir la memoria flash. Electrónica NEC
no acepta quejas sobre este producto.
2. Después de abrir el paquete seco, guárdelo a 25 ° C o menos y 65% HR o menos durante el período de almacenamiento permitido.
Precaución No use diferentes métodos de soldadura juntos (excepto para calentamiento parcial).
Página 267
CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA
34.1 Precauciones para esperar
Este producto tiene dos buses del sistema interno.

Uno es un bus de CPU y el otro es un bus periférico que interactúa con el hardware periférico de baja velocidad.
Debido a que el reloj del bus de la CPU y el reloj del bus periférico son datos ilegales asíncronos e inesperados
se puede pasar si un acceso a la CPU entra en conflicto con un acceso al hardware periférico.
Al acceder al hardware periférico que puede causar un conflicto, por lo tanto, la CPU se ejecuta repetidamente
procesamiento, hasta que se pasen los datos correctos.
Como resultado, la CPU no inicia el siguiente procesamiento de instrucciones sino que espera. Si esto sucede, el número de
los relojes de ejecución de una instrucción aumentan en el número de relojes de espera (para el número de relojes de espera, consulte la Tabla 34-
1 ) Esto debe tenerse en cuenta cuando se realiza el procesamiento en tiempo real.
Página 268
CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA
34.2 Hardware periférico que genera espera
La Tabla 34-1 enumera los registros que emiten una solicitud de espera cuando la CPU accede a ella, y la cantidad de espera de CPU
Relojes
Tabla 34-1. Registros que generan espera y número de relojes de espera de CPU
Periférico Registrarse Acceso Número de relojes de espera

Hardware
Interfaz de serie ASIS0 Leer 1 reloj (fijo)

UART0
Interfaz de serie ASIS6 Leer 1 reloj (fijo)

UART6
Interfaz de serie IICS0 Leer 1 reloj (fijo)

IIC0
Convertidor A / D ADM Escribir 1 a 5 relojes (cuando se selecciona f AD = f PRS / 2)

1 a 7 relojes (cuando se selecciona f AD = f PRS / 3)
Anuncios Escribir
ADPC Escribir
ADCR Leer 2 a 17 relojes (cuando se selecciona f AD = f PRS / 8)
El número de relojes anterior es cuando se selecciona el mismo reloj fuente para f CPU yf PRS . El número de espera
Los relojes se pueden calcular mediante la siguiente expresión y bajo las siguientes condiciones.
<Cálculo del número de relojes de espera>
2 f CPU
• Número de relojes de espera = +1
f AD
* La fracción se trunca si el número de relojes de espera ≤ 0.5 y se redondea si el número de relojes de espera> 0.5.
f AD : frecuencia de reloj de conversión A / D (f PRS / 2 a f PRS / 12)
f CPU : frecuencia de reloj de la CPU
f PRS : frecuencia de reloj de hardware periférico

f XP : frecuencia del reloj del sistema principal
<Condiciones para el número máximo / mínimo de relojes de espera>
• Número máximo de veces: velocidad máxima de la CPU (f XP ), velocidad más baja del reloj de conversión A / D (f PRS / 12)
• Número mínimo de veces: Velocidad mínima de la CPU (f SUB / 2), velocidad máxima del reloj de conversión A / D (f PRS / 2)
Precaución Cuando la CPU está funcionando en el reloj del subsistema y el reloj del hardware periférico se detiene,
no acceda a los registros enumerados anteriormente utilizando un método de acceso en el que se emite una solicitud de espera.
Observación El reloj es el reloj de la CPU (f CPU ).
Page 269
APÉNDICE A HERRAMIENTAS DE DESARROLLO
Las siguientes herramientas de desarrollo están disponibles para el desarrollo de sistemas que emplean el 78K0 / KC2.
La Figura A-1 muestra la configuración de la herramienta de desarrollo.
• Soporte para la serie PC98-NX
A menos que se especifique lo contrario, los productos soportados por IBM PC / AT TM compatibles son compatibles con PC98-NX
Computadoras en serie. Cuando utilice computadoras de la serie PC98-NX, consulte la explicación para IBM PC / AT compatibles.
• Windows TM
A menos que se especifique lo contrario, "Windows" significa los siguientes SO.

• Windows 98
• Windows NT TM
• Windows 2000
• Windows XP
Page 270
Figura A-1. Configuración de la herramienta de desarrollo (1/3)
(1) Cuando se usa el emulador en circuito QB-78K0KX2
Paquete de software
• Paquete de software
Software de procesamiento de lenguaje Software de depuración
• paquete de ensamblador • depurador integrado Nota 4

• paquete del compilador de C
• simulador del sistema
• Archivo de dispositivo Nota 1
• Archivo fuente de la biblioteca C Nota 2
Software de control
• Gerente de proyecto
(Solo Windows) Nota 3
Máquina host
(PC o EWS)
Cable de interfaz USB Nota 4
Fuente de alimentación
Unidad Nota 4
Memoria flash QB-78K0KX2 Nota 4

entorno de escritura
Memoria flash
programador Sonda de emulación
Memoria flash
adaptador de escritura
Memoria flash
Objetivo del sistema
<R> Notas 1. Descargue el archivo del dispositivo para 78K0 / KC2 (DF780547) del sitio de descarga de herramientas de desarrollo
( http://www.necel.com/micro/ods/eng/index.html ).
2. El archivo fuente de la biblioteca C no está incluido en el paquete de software.
3. El administrador del proyecto PM + está incluido en el paquete ensamblador.
El PM + solo se usa para Windows.
<R> 4. El QB-78K0KX2 se suministra con el depurador integrado ID78K0-QB, un cable de interfaz USB, un
fuente de alimentación, el emulador de depuración en chip QB-MINI2, cables de conexión (10 pines y 16 pines
cables) y la placa 78K0-OCD. Cualquier otro producto se vende por separado.
Descargue el software para operar el QB-MINI2 del sitio de descarga de herramientas de desarrollo
( http://www.necel.com/micro/ods/eng/index.html ) al usar el QB-MINI2.
Página 271
(2) Cuando se utiliza el emulador de depuración en chip QB-78K0MINI
Paquete de software
• paquete del compilador de C • simulador del sistema

Software de control
Máquina host
(PC o EWS)
Memoria flash QB-78K0MINI Nota 4

entorno de escritura
Memoria flash
programador Cable de conexión Nota 4
Memoria flash
adaptador de escritura
Memoria flash
Conector de destino
<R> Notas 1. Descargue el archivo del dispositivo para 78K0 / KC2 (DF780547) del sitio de descarga de herramientas de desarrollo
4. El QB-78K0MINI se suministra con el depurador integrado ID78K0-QB, un cable de interfaz USB y un
cable de conexión. Cualquier otro producto se vende por separado.
Página 272
<R> (3) Cuando se utiliza el emulador de depuración en chip con la función de programación QB-MINI2
Paquete de software

• paquete del compilador de C • simulador del sistema
Software de control
Máquina host
(PC o EWS)
<Cuando se usa como programador de memoria flash> <Cuando se usa como emulador de depuración en chip>
QB-MINI2 Nota 4 QB-MINI2 Nota 4
Cable de conexión
(Cable de 16 pines) Nota 4 Placa 78K0-OCD Nota 4
Cable de conexión
(Cable de 10 pines / 16 pines) Nota 4
Conector de destino
Notas 1. Descargue el archivo del dispositivo para 78K0 / KC2 (DF780547) y el depurador integrado ID78K0-QB desde
sitio de descarga de herramientas de desarrollo (http://www.necel.com/micro/ods/eng/index.html ).
4. El emulador de depuración en chip QB-MINI2 se suministra con un cable de interfaz USB, cables de conexión (10-
pines y cables de 16 pines), y la placa 78K0-OCD. Cualquier otro producto se vende por separado.
Página 273
A.1 Paquete de software
SP78K0 Las herramientas de desarrollo (software) comunes a los microcontroladores 78K0 se combinan en este
Software de microcontrolador 78K0 paquete.
paquete
Número de pieza: μ S ×font>font>font> SP78K0
Observación ×font>font>font> en el número de pieza varía según la máquina host y el sistema operativo utilizado.
μ S ×font>font>font> SP78K0
×ondas e eternas Máquina host OS Medio de suministro
AB17 PC-9800 series, Windows (versión japonesa) CD ROM

IBM PC / AT compatibles
BB17 Windows (versión en inglés)
A.2 Software de procesamiento de lenguaje
RA78K0 Este ensamblador convierte los programas escritos en mnemónicos en códigos de objeto ejecutables
Paquete ensamblador con un microcontrolador
Este ensamblador también cuenta con funciones capaces de crear símbolos automáticamente.
optimización de tablas y ramas de instrucciones.

Este ensamblador debe usarse en combinación con un archivo de dispositivo (DF780547) (vendido
por separado).
<Precaución al usar RA78K0 en un entorno de PC>

Este paquete ensamblador es una aplicación basada en DOS. También se puede usar en Windows,
sin embargo, mediante el uso del Administrador de proyectos (incluido en el paquete ensamblador) en Windows.
Número de pieza: μ S ×font>font>font> RA78K0
CC78K0 Este compilador convierte programas escritos en lenguaje C en códigos de objeto ejecutables con
Paquete del compilador de C Un microcontrolador.
Este compilador debe usarse en combinación con un paquete ensamblador y un archivo de dispositivo
(Ambos se venden por separado).
<Precaución al usar CC78K0 en un entorno de PC>
Este paquete de compilador de C es una aplicación basada en DOS. También se puede usar en Windows,
sin embargo, mediante el uso del Administrador de proyectos (incluido en el paquete ensamblador) en Windows.
Número de pieza: μ S ×font>font>font> CC78K0
DF780547 Nota 1 Este archivo contiene información peculiar del dispositivo.
Archivo de dispositivo Este archivo de dispositivo debe usarse en combinación con una herramienta (RA78K0, CC78K0, SM + para
78K0 / KX2 e ID78K0-QB) (todos se venden por separado).
El sistema operativo correspondiente y la máquina host difieren según la herramienta que se utilizará.
Número de pieza: μ S ×font>font>font> DF780547
CC78K0-L Nota 2 Este es un archivo fuente de las funciones que configuran la biblioteca de objetos incluida en el C
Archivo fuente de la biblioteca C paquete compilador
Este archivo es necesario para que la biblioteca de objetos incluida en el paquete del compilador de C coincida con
especificaciones del usuario
Número de pieza: μ S ×font>font>font> CC78K0-L
<R> Notas 1. El DF780547 se puede utilizar en común con RA78K0, CC78K0, SM + para 78K0 / KX2 e ID78K0-
QB. Descargue el DF780547 del sitio de descarga para obtener herramientas de desarrollo
2. El CC78K0-L no está incluido en el paquete de software (SP78K0).
Página 274
μ S ×font>font>font> RA78K0
μ S ×font>font>font> CC78K0
μ S ×font>font>font> CC78K0-L

3P17 HP9000 series 700 TM HP-UX TM (Rel. 10.10)
3K17 SPARCstation TM SunOS TM (Rel. 4.1.4)
Solaris TM (Rel. 2.5.1)
μ S ×font>font>font> DF780547
AB13 PC-9800 series, Windows (versión japonesa) 3.5 pulgadas 2HD FD

A.3 Software de control
PM + Este es un software de control diseñado para permitir el desarrollo eficiente de programas de usuario en el
Gerente de proyecto Entorno de Windows. Todas las operaciones utilizadas en el desarrollo de un programa de usuario, como
iniciar el editor, construir e iniciar el depurador, se puede realizar desde el proyecto
gerente.
<Precaución>
El administrador del proyecto está incluido en el paquete ensamblador (RA78K0).
Solo se puede usar en Windows.
Página 275
A.4 Herramientas de escritura de memoria flash
A.4.1 Cuando se usa el programador de memoria flash PG-FP4, FL-PR4, PG-FPL3 y FP-LITE3
PG-FP4, FL-PR4 Programador de memoria flash dedicado a microcontroladores con memoria flash en chip.
Programador de memoria flash
PG-FPL3, FP-LITE3 Programador de memoria flash simple dedicado a microcontroladores con flash en chip
Programador simple de memoria flash memoria.
FA-78F0515GA-8EU-MX Adaptador de escritura de memoria flash utilizado conectado al programador de memoria flash.
FA-78F0513GB-UES-MX • FA-78F0515GA-8EU-MX:
FA-44GB-8ES-A Para plástico LQFP de 48 pines (GA-8EU, tipo GA-GAM)
Adaptador de escritura de memoria flash • FA-78F0513GB-UES-MX, FA-44GB-8ES-A:
Para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
Observaciones 1. FL-PR4, FP-LITE3, FA-78F0515GA-8EU-MX, FA-78F0513GB-UES-MX y FA-44GB-8ES-A son

productos de Naito Densei Machida Mfg. Co., Ltd.
TEL: + 81-42-750-4172 Naito Densei Machida Mfg. Co., Ltd.
2. Use la última versión del adaptador de programación de memoria flash.
<R> A.4.2 Cuando se usa el emulador de depuración en chip con la función de programación QB-MINI2
QB-MINI2 Este es un programador de memoria flash dedicado a microcontroladores con flash en chip
Emulador de depuración en chip con memoria. Está disponible también como emulador de depuración en chip que sirve para depurar hardware
función de programación y software al desarrollar sistemas de aplicación que utilizan 78K0 / Kx2. Al usar esto
como programador de memoria flash, debe usarse en combinación con un cable de conexión
(Cable de 16 pines) y un cable de interfaz USB que se utiliza para conectar la máquina host.
Especificaciones del conector de destino Conector de uso general de 16 pines (paso de 2.54 mm)
Observaciones 1. El QB-MINI2 se suministra con un cable de interfaz USB, cables de conexión (cables de 10 y 16 pines),
y la placa 78K0-OCD. Se utilizan el cable de conexión (cable de 10 pines) y la placa 78K0-OCD

solo cuando se utiliza la función de depuración en chip.
2. Descargue el software para operar el QB-MINI2 del sitio de descarga de herramientas de desarrollo
(http://www.necel.com/micro/ods/eng/index.html).
Página 276
A.5 Herramientas de depuración (hardware)
A.5.1 Cuando se usa el emulador en circuito QB-78K0KX2
QB-78K0KX2 Este emulador en circuito sirve para depurar hardware y software al desarrollar aplicaciones
Emulador en circuito sistemas que utilizan el 78K0 / Kx2. Es compatible con el depurador integrado (ID78K0-QB). Este emulador
debe usarse en combinación con una unidad de fuente de alimentación y una sonda de emulación, y el USB es
Se utiliza para conectar este emulador a la máquina host.
QB-144-CA-01 Este adaptador de pin de verificación se usa en el monitoreo de formas de onda usando el osciloscopio, etc.
Verifique el adaptador del pin
QB-80-EP-01T Esta sonda de emulación es de tipo flexible y se usa para conectar el emulador en circuito y el objetivo
Sonda de emulación sistema.
<R> QB-38MC-EA-01T Nota , Este adaptador de intercambio se utiliza para realizar la conversión de pines del emulador en circuito al objetivo
QB-44GB-EA-03T, conector
QB-48GA-EA-02T • QB-38MC-EA-01T: para SSOP de plástico de 38 pines (tipo MC-GAA)
Adaptador de intercambio • QB-44GB-EA-03T: para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
• QB-48GA-EA-02T: para plástico LQFP de 48 pines (tipo GA-8EU, GA-GAM)
<R> QB-38MC-YS-01T Nota , Este adaptador de espacio se usa para ajustar la altura entre el sistema de destino y el emulador en circuito.
QB-44GB-YS-01T, • QB-38MC-YS-01T: para SSOP de plástico de 38 pines (tipo MC-GAA)
QB-48GA-YS-01T • QB-44GB-YS-01T: para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
Adaptador de espacio • QB-48GA-YS-01T: para plástico LQFP de 48 pines (tipo GA-8EU, GA-GAM)
<R> QB-38MC-YQ-01T Nota , Este conector YQ se utiliza para conectar el conector de destino y el adaptador de intercambio.
QB-44GB-YQ-01T, • QB-38MC-YQ-01T: para SSOP de plástico de 38 pines (tipo MC-GAA)
QB-48GA-YQ-01T • QB-44GB-YQ-01T: para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
Conector YQ • QB-48GA-YQ-01T: para plástico LQFP de 48 pines (tipo GA-8EU, GA-GAM)
<R> QB-38MC-HQ-01T Nota , Este adaptador de montaje se usa para montar el dispositivo de destino con un zócalo.
QB-44GB-HQ-01T, • QB-38MC-HQ-01T: para SSOP de plástico de 38 pines (tipo MC-GAA)
QB-48GA-HQ-01T • QB-44GB-HQ-01T: para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
Adaptador de montaje • QB-48GA-HQ-01T: para plástico LQFP de 48 pines (tipo GA-8EU, GA-GAM)
<R> QB-38MC-NQ-01T Nota , Este conector de destino se utiliza para montar en el sistema de destino.
QB-44GB-NQ-01T, • QB-38MC-NQ-01T: para SSOP de plástico de 38 pines (tipo MC-GAA)
QB-48GA-NQ-01T • QB-44GB-NQ-01T: para plástico LQFP de 44 pines (tipo GB-UES, GB-GAF)
Conector de destino • QB-48GA-NQ-01T: para plástico LQFP de 48 pines (tipo GA-8EU, GA-GAM)
<R> Observaciones 1. El QB-78K0KX2 se suministra con el depurador integrado ID78K0-QB, un cable de interfaz USB, un
fuente de alimentación, el emulador de depuración en chip QB-MINI2, cables de conexión (10 pines y 16 pines
cables) y la placa 78K0-OCD.
( http://www.necel.com/micro/ods/eng/index.html ) al usar el QB-MINI2.
2. Los contenidos empaquetados difieren dependiendo del número de parte, como sigue.
Contenido empaquetado Adaptador de intercambio de sonda de emulación de emulador en circuito Conector YQ Conector de destino
Numero de parte
QB-78K0KX2-ZZZ QB-78K0KX2 Ninguna
QB-78K0KX2-T44GB QB-80-EP-01T QB-44GB-EA-03T QB-44GB-YQ-01T QB-44GB-NQ-01T
QB-78K0KX2-T48GA QB-48GA-EA-02T QB-48GA-YQ-01T QB-48GA-NQ-01T
QB-78K0KX2-T38MC Nota QB-38MC-EA-01T Nota QB-38MC-YQ-01T Nota QB-38MC-NQ-01T Nota
<R> Nota En desarrollo
Página 277
A.5.2 Cuando se usa el emulador de depuración en chip QB-78K0MINI
QB-78K0MINI Este emulador de depuración en chip sirve para depurar hardware y software cuando se desarrolla
Emulador de depuración en chip Sistemas de aplicación que utilizan el 78K0 / Kx2. Es compatible con el depurador integrado (ID78K0-QB). Esta
el emulador debe usarse en combinación con un cable de conexión y un cable de interfaz USB que sea
Se utiliza para conectar la máquina host.
Conector de destino Conector de uso general de 10 pines (paso de 2.54 mm)

especificaciones
Observación El QB-78K0MINI se suministra con un cable de interfaz USB, cables de conexión y el cable integrado
depurador ID78K0-QB.
<R> A.5.3 Cuando se usa el emulador de depuración en chip con la función de programación QB-MINI2
QB-MINI2 Este emulador de depuración en chip sirve para depurar hardware y software cuando se desarrolla
Emulador de depuración en chip con Sistemas de aplicación que utilizan el 78K0 / Kx2. Está disponible también como programador de memoria flash.
función de programación dedicado a microcontroladores con memoria flash en chip. Cuando se usa esto como depuración en chip
emulador, debe usarse en combinación con un cable de conexión (cable de 10 pines o cable de 16 pines),
un cable de interfaz USB que se utiliza para conectar la máquina host y la placa 78K0-OCD.
Conector de destino Conector de uso general de 10 pines (paso de 2,54 mm) o conector de uso general de 16 pines (2,54 mm
especificaciones tono)
Observaciones 1. El QB-MINI2 se suministra con un cable de interfaz USB, cables de conexión (cables de 10 y 16 pines),
y la placa 78K0-OCD. Se utilizan el cable de conexión (cable de 10 pines) y la placa 78K0-OCD
solo cuando se utiliza la función de depuración en chip.
2. Descargue el software para operar el QB-MINI2 del sitio de descarga de herramientas de desarrollo
(http://www.necel.com/micro/ods/eng/index.html).
Página 278
A.6 Herramientas de depuración (software)
SM + para 78K0 / KX2 El SM + para 78K0 / KX2 es un software basado en Windows.
Simulador de sistema Se utiliza para realizar la depuración a nivel de fuente C o de ensamblador mientras se simula
El funcionamiento del sistema de destino en una máquina host.
El uso de SM + para 78K0 / KX2 permite la ejecución de pruebas lógicas de aplicaciones y
pruebas de rendimiento de forma independiente del desarrollo de hardware, por lo tanto
proporcionando una mayor eficiencia de desarrollo y calidad de software.

El SM + para 78K0 / KX2 debe usarse en combinación con el archivo del dispositivo (DF780547)
(se vende por separado).
Número de pieza: μ S ×font>font>font> SM780547-B
ID78K0-QB Este depurador admite los emuladores en circuito para los microcontroladores 78K0. los
Depurador integrado ID78K0-QB es un software basado en Windows.
Ha mejorado las funciones de depuración compatibles con C y puede mostrar los resultados del rastreo
con el programa fuente usando una función de ventana integradora que asocia la fuente
programa, pantalla de desmontaje y pantalla de memoria con el resultado del seguimiento. Debería ser
usado en combinación con el archivo del dispositivo (se vende por separado).
Número de pieza: μ S ×font>font>font> ID78K0-QB
μ S ×font>font>font> SM780547-B
μ S ×font>font>font> ID78K0-QB

Página 279
APÉNDICE B NOTAS SOBRE EL DISEÑO DEL SISTEMA OBJETIVO
Este capítulo muestra áreas en el sistema de destino donde el montaje de componentes está prohibido y áreas donde
son restricciones de altura de montaje de componentes cuando se usa el QB-78K0KX2.
Figura B-1. Para paquete de 44 pines GB
9,85 10
9,85 10
15 15
13,375 17.375
: Área del adaptador de intercambio: se pueden montar componentes de hasta 17,45 mm de altura Nota
: Área de la punta de la sonda de emulación: se pueden montar componentes de hasta 24,45 mm de altura Nota
Nota La altura se puede ajustar utilizando adaptadores de espacio (cada uno agrega 2,4 mm)
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APÉNDICE B NOTAS SOBRE EL DISEÑO DEL SISTEMA OBJETIVO
Figura B-2. Para paquete GA de 48 pines
9.5 10
9.5 10
15 15
13,375 17.375
: Área del adaptador de intercambio: se pueden montar componentes de hasta 17,45 mm de altura Nota
: Área de la punta de la sonda de emulación: se pueden montar componentes de hasta 24,45 mm de altura Nota
Nota La altura se puede ajustar utilizando adaptadores de espacio (cada uno agrega 2,4 mm)
Page 281
APÉNDICE C ÍNDICE DE REGISTRO
C.1 Índice de registro (en orden alfabético con respecto al registro de nombres)
[UNA]
Registro de modo convertidor A / D (ADM) ......................................... .................................................. ................................. 287
Registro de configuración de puerto A / D (ADPC) ......................................... .................................................. .................... 115, 293

Registro de especificación de canal de entrada analógica (ADS) .......................................... .................................................. .......... 292
Registro de control de interfaz serie asíncrono 6 (ASICL6) ......................................... ................................................. 340
Interfaz serie asíncrona modo de operación registro 0 (ASIM0) ........................................ ..................................... 310
Modo de operación de la interfaz serial asíncrona, registro 6 (ASIM6) ........................................ ..................................... 334
Registro de estado de error de recepción de interfaz serie asíncrona 0 (ASIS0) ....................................... .............................. 312
Registro de estado de error de recepción de interfaz serie asíncrona 6 (ASIS6) ....................................... .............................. 336
Registro de estado de transmisión de interfaz serie asíncrona 6 (ASIF6) ........................................ ................................ 337
[SI]
Registro de control del generador de velocidad en baudios 0 (BRGC0) ......................................... .................................................. .............. 313
Registro de control del generador de velocidad en baudios 6 (BRGC6) ......................................... .................................................. .............. 339
[C]
Captura / compara el registro de control 00 (CRC00) ......................................... .................................................. ................. 165

Registro de selección del modo de operación del reloj (OSCCTL) .......................................... .................................................. ............ 123
Registro de selección de salida de reloj (CKS) ........................................... .................................................. ............................ 281

Registro de selección de reloj 6 (CKSR6) ........................................... .................................................. ................................ 337
[MI]
Registro de resultados de conversión A / D de 8 bits (ADCRH) ...................................... .................................................. ..................... 291
Registro de comparación de temporizador de 8 bits 50 (CR50) ........................................ .................................................. ............................. 226

Registro de comparación del temporizador de 8 bits 51 (CR51) ........................................ .................................................. ............................. 226
Contador de tiempo de 8 bits 50 (TM50) ......................................... .................................................. ........................................... 226
Contador de tiempo de 8 bits 51 (TM51) ......................................... .................................................. ........................................... 226
Registro de control de portadora del temporizador H de 8 bits 1 (TMCYC1) ...................................... .................................................. ................ 249
Registro de comparación de temporizador H de 8 bits 00 (CMP00) ....................................... .................................................. ........................ 244
Temporizador de 8 bits H comparar registro 01 (CMP01) ....................................... .................................................. ........................ 244


Registro de modo H del temporizador de 8 bits 0 (TMHMD0) ....................................... .................................................. ........................... 245
Registro 1 del modo H del temporizador de 8 bits (TMHMD1) ....................................... .................................................. ........................... 245
Registro de control de modo de temporizador de 8 bits 50 (TMC50) ....................................... .................................................. ..................... 229
Registro de control de modo de temporizador de 8 bits 51 (TMC51) ....................................... .................................................. ..................... 229
Registro de habilitación de flanco descendente de interrupción externa (EGN) ......................................... .................................................. ....... 472
Registro de habilitación de borde ascendente de interrupción externa (EGP) ......................................... .................................................. ........ 472
[YO]
Registro de selección de reloj IIC 0 (IICCL0) .......................................... .................................................. ............................. 397

Registro de control IIC 0 (IICC0) ........................................... .................................................. .......................................... 388
Página 282
IIC flag register 0 (IICF0) ........................................... .................................................. ............................................... 395

Registro de expansión de función IIC 0 (IICX0) .......................................... .................................................. ........................ 398
Registro de desplazamiento IIC 0 (IIC0) ........................................... .................................................. ................................................. 385

Registro de estado IIC 0 (IICS0) ........................................... .................................................. ........................................... 393
Registro de control del interruptor de entrada (ISC) ........................................... .................................................. .................................. 342
Registro de conmutación de tamaño de RAM de expansión interna (IXS) ......................................... .................................................. ...... 536
Registro de cambio de tamaño de memoria interna (IMS) .......................................... .................................................. ................ 535
Registro de modo de oscilación interna (RCM) ........................................... .................................................. ........................ 127
Interruptor de registro de máscara de interrupción 0H (MK0H) .......................................... .................................................. .......................... 470

Interruptor de registro de máscara de interrupción 0L (MK0L) .......................................... .................................................. ............................ 470
Interruptor de registro de máscara de interrupción 1H (MK1H) .......................................... .................................................. .......................... 470

Interrupción del indicador de máscara de registro 1L (MK1L) .......................................... .................................................. ............................ 470
Registro de indicador de solicitud de interrupción 0H (IF0H) .......................................... .................................................. ......................... 468
Registro de indicador de solicitud de interrupción 0L (IF0L) .......................................... .................................................. .......................... 468
Registro de indicador de solicitud de interrupción 1H (IF1H) .......................................... .................................................. ......................... 468
Registro de indicador de solicitud de interrupción 1L (IF1L) .......................................... .................................................. .......................... 468
[K]
Registro de modo de retorno de clave (KRM) ........................................... .................................................. .................................... 482
[L]
Registro de selección de nivel de detección de bajo voltaje (LVIS) ........................................ .................................................. ........ 515
Registro de detección de bajo voltaje (LVIM) .......................................... .................................................. ............................ 513
[METRO]
Registro del modo de reloj principal (MCM) ........................................... .................................................. ................................... 129
Registro de control OSC principal (MOC) ........................................... .................................................. .................................. 128
Registro de datos de multiplicación / división A0 (MDA0H, MDA0L) ....................................... .................................................. .455
Registro de datos de multiplicación / división B0 (MDB0) ......................................... .................................................. ................ 456
Registro de control multiplicador / divisor 0 (DMUC0) ......................................... .................................................. ................... 457
[O]
Registro de estado del contador de tiempo de estabilización de oscilación (OSTC) ......................................... ..................................... 130, 484
Registro de selección del tiempo de estabilización de la oscilación (OSTS) .......................................... .................................................. 131, 485
[PAGS]
Registro de modo de puerto 0 (PM0) ........................................... .................................................. .................................... 111, 170
Registro de modo de puerto 1 (PM1) ........................................... .................................................. .... 111, 231, 250, 314, 342, 370

Registro de modo de puerto 4 (PM4) ........................................... .................................................. ............................................ 111
Registro de modo de puerto 7 (PM7) ........................................... .................................................. ............................................ 111
Registro de modo de puerto 12 (PM12) ........................................... .................................................. ................................ 111, 516
Registro de modo de puerto 14 (PM14) ........................................... .................................................. ................................ 111, 283
Registro de puerto 0 (P0) ............................................ .................................................. .................................................. ...... 113

Page 283
Registro de puerto 12 (P12) ............................................ .................................................. .................................................. ..113


Registro del modo preescalador 00 (PRM00) ........................................... .................................................. ............................. 168
Registro de bandera de especificación de prioridad 0H (PR0H) .......................................... .................................................. .................. 471
Registro de bandera de especificación de prioridad 0L (PR0L) .......................................... .................................................. ................... 471
Registro de bandera de especificación de prioridad 1H (PR1H) .......................................... .................................................. .................. 471
Registro de bandera de especificación de prioridad 1L (PR1L) .......................................... .................................................. ................... 471
Registro de control de reloj del procesador (PCC) ........................................... .................................................. .......................... 125
Registro de opción de resistencia pull-up 0 (PU0) ........................................ .................................................. ............................. 114

Registro de opción de resistencia pull-up 12 (PU12) ........................................ .................................................. ......................... 114
Registro de opción de resistencia pull-up 14 (PU14) ........................................ .................................................. ......................... 114
[R]
Recibir el registro de búfer 0 (RXB0) ........................................... .................................................. ................................... 309
Recibir el registro de búfer 6 (RXB6) ........................................... .................................................. ................................... 333

Recibir registro de desplazamiento 0 (RXS0) ........................................... .................................................. ...................................... 309
Recibir el registro de desplazamiento 6 (RXS6) ........................................... .................................................. ...................................... 333

Registro de datos restantes 0 (SDR0) ........................................... .................................................. ................................. 455
Restablecer registro de bandera de control (RESF) ........................................... .................................................. ................................. 505
[S]
Registro de selección de reloj serie 10 (CSIC10) .......................................... .................................................. ..................... 368

Registro de desplazamiento de E / S en serie 10 (SIO10) ........................................ .................................................. .................................... 366
Registro de modo de operación en serie 10 (CSIM10) .......................................... .................................................. ................... 367
Registro de captura / comparación de temporizador de 16 bits 000 (CR000) ...................................... .................................................. ............ 159
Registro de captura / comparación de temporizador de 16 bits 010 (CR010) ...................................... .................................................. ............ 159
Contador de tiempo de 16 bits 00 (TM00) ......................................... .................................................. ......................................... 159
Registro de control de modo de temporizador de 16 bits 00 (TMC00) ....................................... .................................................. ................... 163
Registro de control de salida del temporizador de 16 bits 00 (TOC00) ....................................... .................................................. .................. 166
Registro de dirección de esclavo 0 (SVA0) ........................................... .................................................. .................................... 385
[T]
Registro de selección de reloj temporizador 50 (TCL50) .......................................... .................................................. ....................... 227

Registro de selección de reloj temporizador 51 (TCL51) .......................................... .................................................. ....................... 227
Registro de resultados de conversión A / D de 10 bits (ADCR) ...................................... .................................................. ...................... 290
Transmitir el registro de búfer 10 (SOTB10) ........................................... .................................................. ............................ 366
Transmitir registro de búfer 6 (TXB6) ........................................... .................................................. ................................... 333
Transmitir registro de desplazamiento 0 (TXS0) ........................................... .................................................. ..................................... 309
Página 284
Transmitir registro de desplazamiento 6 (TXS6) ........................................... .................................................. ..................................... 333
[W]
Mire el registro del modo de operación del temporizador (WTM) .......................................... .................................................. .................. 269
Registro de activación del temporizador de vigilancia (WDTE) ........................................... .................................................. ....................... 275
C.2 Índice de registro (en orden alfabético con respecto al símbolo de registro)
[UNA]
ADCR: Registro de resultados de conversión A / D de 10 bits ......................................... .................................................. ............ 290
ADCRH: registro de resultados de conversión A / D de 8 bits ....................................... .................................................. ................ 291
ADM: Registro del modo convertidor A / D ............................................ .................................................. ..................... 287
ADPC: Registro de configuración de puerto A / D ............................................ .................................................. ........... 115, 293
ANUNCIOS: Registro de especificación de canal de entrada analógica ............................................. ................................................ 292

ASICL6: Registro de control de interfaz serial asíncrono 6 .......................................... ............................................ 340
ASIF6: Registro de estado de transmisión de la interfaz serial asíncrona 6 ........................................... ....................... 337
ASIM0: Modo de operación de la interfaz serial asíncrona registro 0 ........................................... ............................. 310
ASIM6: Modo de operación de la interfaz serial asíncrona, registro 6 ........................................... ............................. 334
ASIS0: Registro de estado de error de recepción de interfaz serie asíncrona 0 .......................................... ..................... 312
ASIS6: Registro de estado de error de recepción de interfaz serie asíncrona 6 .......................................... ..................... 336
[SI]
BRGC0: Registro de control del generador de velocidad en baudios 0 ............................................ .................................................. ....... 313
BRGC6: Registro de control del generador de velocidad en baudios 6 ............................................ .................................................. ....... 339
[C]
CKS: Registro de selección de salida de reloj .............................................. .................................................. ................ 281
CKSR6: Registro de selección de reloj 6 .............................................. .................................................. ........................ 337
CMP00: Temporizador de 8 bits H comparar registro 00 .......................................... .................................................. ................ 244


CR000: Registro de captura / comparación de temporizador de 16 bits 000 ......................................... .................................................. .... 159
CR010: Registro de captura / comparación de temporizador de 16 bits 010 ......................................... .................................................. .... 159
CR50: Registro de comparación de temporizador de 8 bits 50 ........................................... .................................................. .................. 226

CR51: Registro de comparación de temporizador de 8 bits 51 ........................................... .................................................. .................. 226
CRC00: Captura / compara el registro de control 00 ............................................ .................................................. ......... 165
CSIC10: Registro de selección de reloj en serie 10 ........................................... .................................................. ................ 368

CSIM10: Registro de modo de operación en serie 10 ........................................... .................................................. .............. 367
[RE]
DMUC0: Registro de control multiplicador / divisor 0 .......................................... .................................................. ............... 457
[MI]
EGN: Registro de habilitación de borde descendente de interrupción externa ............................................ ............................................. 472
EGP: Registro de habilitación de borde ascendente de interrupción externa ............................................ .............................................. 472
[YO]
IF0H: Registro de indicador de solicitud de interrupción 0H ............................................. .................................................. .............. 468

Page 285
IF0L: Solicitud de interrupción de registro de bandera 0L ............................................. .................................................. .............. 468
IF1H: Solicitud de interrupción de registro de bandera 1H ............................................. .................................................. .............. 468
IF1L: Solicitud de interrupción de registro de bandera 1L ............................................. .................................................. .............. 468
IIC0: Registro de desplazamiento de la CII 0 .............................................. .................................................. .................................... 385
IICC0: Registro de control IIC 0 .............................................. .................................................. ................................ 388

IICCL0: Registro de selección de reloj IIC 0 ............................................. .................................................. ..................... 397
IICF0: IIC flag register 0 .............................................. .................................................. ..................................... 395

IICS0: Registro de estado de la CII 0 .............................................. .................................................. ................................. 393
IICX0: Registro de expansión de la función IIC 0 ............................................. .................................................. .............. 398
SOY S: Registro de cambio de tamaño de memoria interna ............................................. .................................................. .... 535
ISC: Registro de control del interruptor de entrada .............................................. .................................................. ..................... 342
IXS: Registro de conmutación de tamaño de RAM de expansión interna ............................................ .......................................... 536
[K]
KRM: Registro de modo de retorno de tecla .............................................. .................................................. ......................... 482
[L]
LVIM: Registro de detección de bajo voltaje ............................................. .................................................. .................. 513
LVIS: Registro de selección de nivel de detección de bajo voltaje ........................................... .............................................. 515
[METRO]
MCM: Registro del modo de reloj principal .............................................. .................................................. ......................... 129
MDA0H: Registro de datos de multiplicación / división A0 .......................................... .................................................. ......... 455
MDA0L: Registro de datos de multiplicación / división A0 ............................................ .................................................. ....... 455

MDB0: Registro de datos de multiplicación / división B0 ............................................ .................................................. ....... 456
MK0H: Interrumpir el registro de la bandera de máscara 0H ............................................. .................................................. ................. 470

MK0L: Interruptor de registro de máscara de máscara 0L ............................................. .................................................. .................. 470
MK1H: Interruptor de registro de máscara de máscara 1H ............................................. .................................................. ................. 470
MK1L: Interruptor de registro de máscara de máscara 1L ............................................. .................................................. .................. 470
MOC: Registro de control OSC principal .............................................. .................................................. ....................... 128
[O]
OSCCTL: registro de selección de modo de operación de reloj ........................................... .................................................. ......... 123
OSTC: Registro del estado del contador de tiempo de estabilización de la oscilación ............................................ ............................ 130, 484
OSTS: Registro de selección de tiempo de estabilización de oscilación ............................................. ........................................ 131, 485
[PAGS]
P0: Registro de puerto 0 ............................................... .................................................. ......................................... 113


P12: Registro de puerto 12 ............................................... .................................................. ....................................... 113
PCC: Registro de control del reloj del procesador .............................................. .................................................. ............... 125
Page 286
PM0: Registro de modo de puerto 0 .............................................. .................................................. ........................ 111, 170

PM1: Registro de modo de puerto 1 .............................................. .......................................... 111, 231, 250, 314, 342, 370
PM4: Registro de modo de puerto 4 .............................................. .................................................. ................................ 111
PM7: Registro de modo de puerto 7 .............................................. .................................................. ................................ 111

PM12: Registro de modo de puerto 12 .............................................. .................................................. ...................... 111, 516
PM14: Registro de modo de puerto 14 .............................................. .................................................. ...................... 111, 283

PR0H: Registro de bandera de especificación de prioridad 0H ............................................. .................................................. ........ 471
PR0L: Registro de bandera de especificación de prioridad 0L ............................................. .................................................. ......... 471
PR1H: Especificación de prioridad marca registro 1H ............................................. .................................................. ........ 471
PR1L: Especificación de prioridad marca registro 1L ............................................. .................................................. ......... 471
PRM00: Registro del modo preescalador 00 .............................................. .................................................. ..................... 168
PU0: Registro de opción de resistencia pull-up 0 ........................................... .................................................. ................. 114
PU1: Opción de resistencia pull-up registro 1 ........................................... .................................................. ................. 114


PU12: Registro de opción de resistencia pull-up 12 ........................................... .................................................. ............... 114
PU14: Registro de opción de resistencia pull-up 14 ........................................... .................................................. ............... 114
[R]
RCM: Registro de modo de oscilación interna .............................................. .................................................. ............. 127
RESF: Restablecer registro de bandera de control .............................................. .................................................. ....................... 505
RXB0: Recibir el registro de búfer 0 .............................................. .................................................. ......................... 309
RXB6: Recibir el registro de búfer 6 .............................................. .................................................. ......................... 333
RXS0: Recibir turno registro 0 .............................................. .................................................. ............................ 309

RXS6: Recibir registro de turno 6 .............................................. .................................................. ............................ 333
[S]
SDR0: Registro de datos restantes 0 .............................................. .................................................. ....................... 455
SIO10: Registro de desplazamiento de E / S en serie 10 ........................................... .................................................. ........................... 366

SOTB10: Transmitir registro de búfer 10 ............................................ .................................................. ........................ 366
SVA0: Registro de dirección de esclavo 0 .............................................. .................................................. .......................... 385
[T]
TCL50: Registro de selección de reloj temporizador 50 ............................................. .................................................. .............. 227

TCL51: Registro de selección de reloj temporizador 51 ............................................. .................................................. .............. 227
TM00: Contador de tiempo de 16 bits 00 ............................................ .................................................. .............................. 159
TM50: Contador de tiempo de 8 bits 50 ............................................ .................................................. ................................ 226
TM51: Contador de tiempo de 8 bits 51 ............................................ .................................................. ................................ 226
TMC00: Registro de control de modo de temporizador de 16 bits 00 .......................................... .................................................. ........... 163
TMC50: Registro de control del modo temporizador de 8 bits 50 .......................................... .................................................. ............. 229
TMC51: Registro de control del modo temporizador de 8 bits 51 .......................................... .................................................. ............. 229
TMCYC1: registro de control de portadora del temporizador H de 8 bits 1 ....................................... .................................................. ............. 249
TMHMD0: registro de modo H del temporizador de 8 bits 0 ........................................ .................................................. ......................... 245
Página 287
TMHMD1: registro de modo H del temporizador de 8 bits 1 ........................................ .................................................. ......................... 245
TOC00: Registro de control de salida del temporizador de 16 bits 00 .......................................... .................................................. .......... 166
TXB6: Transmitir registro de búfer 6 .............................................. .................................................. ........................ 333

TXS0: Transmitir registro de desplazamiento 0 .............................................. .................................................. ........................... 309
TXS6: Transmitir registro de desplazamiento 6 .............................................. .................................................. ........................... 333
[W]
WDTE: Watchdog timer enable register .............................................. .................................................. ............... 275

WTM: Mire el registro del modo de operación del temporizador ............................................. .................................................. ........ 269
Página 288
APÉNDICE D LISTA DE PRECAUCIONES
Este apéndice enumera las precauciones descritas en este documento.

La "clasificación (dura / blanda)" en la tabla es la siguiente.
Difícil: precauciones para el hardware interno / externo del microcontrolador

Suave: Precauciones para el software, como la configuración de registro o los programas.
(1/26)
Función Detalles de Precauciones Página
Función
Capítulo
Clasificación
Función pin AV SS Haga que AV SS tenga el mismo potencial que V SS . páginas.

Difícil 20, 22, 24
Capítulo 1 REGC Conecte el pin REGC a V SS a través de un condensador (0.47 a 1 µ F: recomendado). páginas.
20, 22, 24
ANI0 / P20 a ANI0 / P20 a ANI5 / P25 se configuran en el modo de entrada analógica después de soltar el reinicio. pags. 20
ANI5 / P25
ANI0 / P20 a ANI0 / P20 a ANI7 / P27 se configuran en el modo de entrada analógica después de soltar el reinicio. páginas.
ANI7 / P27 22, 24, 38
Función pin P20 a P27 Para los productos de 38 pines, asegúrese de configurar los bits 6 y 7 de PM2 en "1", y los bits 6 y 7 pags. 38
Suave
de P2 a "0".
P31 / INTP2 / En los productos con función de depuración en chip ( µ PD78F0513D y 78F0515D), pags. 39
Capitulo 2
Difícil OCD1A asegúrese de tirar hacia abajo el pin P31 / INTP2 / OCD1A antes de una liberación de reinicio, para evitar
mal funcionamiento.
Para productos sin una función de depuración en chip, con una memoria flash de 48 KB o pags. 39
más ( µ PD78F0514 y 78F0515), y con un rango de producto de "I", "K" o "E",
y para los productos con función de depuración en chip ( µ PD78F0513D y
78F0515D), conecte P31 / INTP2 / OCD1A de la siguiente manera al escribir la memoria flash
con un programador de memoria flash.
• P31 / INTP2 / OCD1A: conecte a V SS a través de una resistencia (10 kΩ: recomendado).
La conexión anterior no es necesaria al escribir la memoria flash por medios
de auto programación.
P40, P41 Para los productos de 38 pines, asegúrese de establecer los bits 0 y 1 de PM4 y P4 en "0". pags. 39
Suave
P70 a P75 Para los productos de 38 pines, asegúrese de establecer los bits 2 y 3 de PM7 y P7 en "0". pags. 40
P121 / X1 Para productos sin una función de depuración en chip, con una memoria flash de 48 KB o pags. 41
Difícil más ( µ PD78F0514 y 78F0515), y con un rango de producto de "I", "K" o "E",
y para el producto con una función de depuración en chip ( µ PD78F0513D y
78F0515D), conecte P121 / X1 / OCD0A de la siguiente manera al escribir la memoria flash
• P121 / X1 / OCD0A: cuando use este pin como puerto, conéctelo a V SS a través de una resistencia
(10 kΩ: recomendado) (en el modo de entrada) o déjelo abierto (en el modo de salida).
Pin REGC Mantenga la longitud del cableado lo más corta posible para la parte de línea discontinua en lo anterior pags. 42
figura.
Memoria IMS, IXS: interno Independientemente de la capacidad de la memoria interna, los valores iniciales de la memoria interna pags. 47
Suave
espacio tamaño de la memoria registro de cambio de tamaño de memoria (IMS) y cambio de tamaño de RAM de expansión interna
registro de conmutación, El registro (IXS) de todos los productos en el 78K0 / KC2 es fijo (IMS = CFH, IXS = 0CH).
Capítulo 3
expansión interna Por lo tanto, establezca el valor correspondiente a cada producto como se indica a continuación.
Tamaño de RAM
registro de conmutación
SFR: especial No acceda a direcciones a las que no están asignadas las SFR. pags. 59
registro de funciones
SP: pila Dado que la generación de la señal de reinicio hace que el contenido del SP sea indefinido, asegúrese de pags. 66
puntero inicialice el SP antes de usar la pila.
Page 289
(2/26)
Función
Capítulo
Clasificación
Puerto P10 / SCK10 / TxD0, Para usar P10 / SCK10 / TxD0 y P12 / SO10 como puertos de uso general, configure serial pags. 92
Suave
función P12 / SO10 registro de modo de operación 10 (CSIM10) y registro de selección de reloj en serie 10
(CSIC10) al estado predeterminado (00H).
Capítulo 4
Puerto 2 Haga que el pin AV REF tenga el mismo potencial que el pin V DD cuando el puerto 2 se usa como pags. 97
Difícil puerto digital
Para los productos de 38 pines, asegúrese de configurar los bits 6 y 7 de PM2 en "1", y los bits 6 y 7 pags. 97
Suave
de P2 a "0".
P31 / INTP2 / En el producto con una función de depuración en chip ( µ PD78F0513D y 78F0515D), sea pags. 99
Difícil OCD1A asegúrese de tirar del pin P31 / INTP2 / OCD1A hacia abajo antes de una liberación de reinicio, para evitar
mal funcionamiento.
Para productos sin función de depuración en chip, con memoria flash de 48 KB pags. 99
o más ( µ PD78F0514 y 78F0515), y con un rango de producto de "I", "K" o "E",
y para los productos con función de depuración en chip ( µ PD78F0513D y
78F0515D), conecte P31 / INTP2 / OCD1A de la siguiente manera al escribir el flash
memoria con un programador de memoria flash.

Puerto 4 Para los productos de 38 pines, asegúrese de establecer los bits 0 y 1 de PM4 y P4 en "0". pags. 102
Suave
Puerto 7 Para los productos de 38 pines, asegúrese de establecer los bits 2 y 3 de PM7 y P7 en "0". pags. 105
P121 / X1 / OCD0A, Al usar los pines P121 a P124 para conectar un resonador para el sistema principal pags. 106
P122 / X2 / EXCLK / reloj (X1, X2) o reloj del subsistema (XT1, XT2), o para ingresar un reloj externo para
OCD0B, reloj del sistema principal (EXCLK) o reloj del subsistema (EXCLKS), la oscilación X1
P123 / XT1, El modo, el modo de oscilación XT1 o el modo de entrada de reloj externo deben configurarse mediante
P124 / XT2 / EXCLKS el registro de selección del modo de operación del reloj (OSCCTL) (para más detalles, consulte 5.3 (1) Reloj
registro de selección de modo de operación (OSCCTL) y (3) Configuración del modo de operación para
pin del reloj del subsistema). El valor de reinicio de OSCCTL es 00H (todos los P121 a P124
los pines son pines del puerto de E / S). En este momento, ajuste de PM121 a PM124 y P121 a
Los pines P124 no son necesarios.
Para productos sin función de depuración en chip, con memoria flash de 48 KB pags. 106
Difícil o más ( µ PD78F0514 y 78F0515), y con un rango de producto de "I", "K" o "E",
y para el producto con una función de depuración en chip ( µ PD78F0513D y
78F0515D), conecte P121 / X1 / OCD0A de la siguiente manera al escribir la memoria flash
• P121 / X1 / OCD0A: cuando use este pin como puerto, conéctelo a V SS a través de una resistencia
(10 kΩ: recomendado) (en el modo de entrada) o déjelo abierto

(en el modo de salida).
PMm: modo de puerto Para los productos de 38 pines, asegúrese de configurar los bits 2 a 7 de PM0, los bits 6 y 7 de PM2, bits pags. 112
Suave
registros 4 a 7 de PM3, bits 2 a 7 de PM4, bits 4 a 7 de PM6, bits 4 a 7 de PM7 y bits 5
a 7 de PM12 a "1". Además, asegúrese de configurar los bits 0 y 1 de PM4, y los bits 2 y 3 de
PM7 a "0".
Para los productos de 44 pines, asegúrese de configurar los bits 2 a 7 de PM0, los bits 4 a 7 de PM3, los bits 2
a 7 de PM4, bits 4 a 7 de PM6, bits 4 a 7 de PM7 y bits 5 a 7 de PM12 a "1".
Para los productos de 48 pines, asegúrese de configurar los bits 2 a 7 de PM0, los bits 4 a 7 de PM3, los bits 2
a 7 de PM4, bits 4 a 7 de PM6, bits 6 y 7 de PM7 y bits 5 a 7 de PM12, y
bits 1 a 7 de PM14 a "1".
Pm: registro de puerto Para los productos de 38 pines, asegúrese de configurar los bits 6 y 7 de P2, los bits 0 y 1 de P4, y pags. 113
bits 2 y 3 de P7 a "0".
ADPC: puerto A / D Configure el canal utilizado para la conversión A / D al modo de entrada utilizando el modo de puerto pags. 115
configuración registro 2 (PM2).
Registrarse
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(3/26)
Función
Capítulo
Clasificación
Puerto ADPC: puerto A / D Si los datos se escriben en ADPC, se genera un ciclo de espera. No escriba datos en ADPC pags. 115
Suave
función configuración cuando la CPU está funcionando en el reloj del subsistema y el hardware periférico
Registrarse El reloj está parado. Para más detalles, vea el CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA.
Capítulo 4
Para los productos de 38 pines, establezca ADPC3, ADPC2, ADPC1, ADPC0 en 0, 1, 1, 1 o pags. 115
1, 0, 0, 0 está prohibido.
1 bit Cuando se ejecuta una instrucción de manipulación de 1 bit en un puerto que proporciona ambos pags. 119
manipulación funciones de entrada y salida, el valor de retención de salida de un puerto de entrada que no es
instrucciones para sujeto a manipulación puede escribirse además del bit de destino.
registro de puerto n Por lo tanto, se recomienda reescribir el pestillo de salida al cambiar un puerto
(Pn) del modo de entrada al modo de salida.
Reloj OSCSTL: reloj Asegúrese de establecer AMPH en 1 si la frecuencia de oscilación del reloj del sistema de alta velocidad pags. 124
Suave
generador modo de operación supera los 10 MHz.
seleccione registrarse Configure AMPH antes de configurar las funciones periféricas después de una liberación de reinicio. El valor pags. 124
Capítulo 5
de AMPH se puede cambiar solo una vez después de un lanzamiento de reinicio. Cuando la alta velocidad
el reloj del sistema (oscilación X1) se selecciona como reloj de la CPU, suministro de la CPU
reloj se detuvo por 4,06 a 16.12 μ s después de la ANF se establece en 1. Cuando la alta velocidad
El reloj del sistema (entrada de reloj externo) se selecciona como el reloj de la CPU, el suministro de
El reloj de la CPU se detiene durante 160 relojes externos después de que AMPH esté configurado en
1)
Si la instrucción STOP se ejecuta cuando AMPH = 1, el suministro del reloj de la CPU es pags. 124
se detuvo de 4.06 a 16.12 µs después de que se libera el modo STOP cuando el

El reloj de oscilación de alta velocidad se selecciona como el reloj de la CPU, o por la duración de
160 relojes externos cuando el reloj del sistema de alta velocidad (entrada de reloj externo) está
seleccionado como el reloj de la CPU. Cuando el reloj del sistema de alta velocidad (oscilación X1) es
seleccionado como el reloj de la CPU, el tiempo de estabilización de la oscilación se cuenta después de
El modo STOP se libera.
Para cambiar el valor de EXCLK y OSCSEL, asegúrese de confirmar que el bit 7 pags. 124
(MSTOP) del registro de control OSC principal (MOC) es 1 (el oscilador X1 se detiene o
el reloj externo del pin EXCLK está desactivado).
PCC: Procesador Asegúrese de borrar los bits 3 y 7 a "0". pags. 125

control de reloj Confirme que el bit 5 (CLS) del registro de control de reloj del procesador (PCC) es 0 (CPU es pags. 126
Registrarse operando con el reloj del sistema principal) al cambiar los valores actuales de XTSTART,
EXCLKS y OSCSELS.
RCM: interno Al configurar RSTOP en 1, asegúrese de confirmar que la CPU funciona con un reloj pags. 127
modo de oscilación aparte del reloj de oscilación interno de alta velocidad. Específicamente, establecer debajo de
Registrarse de las siguientes condiciones.
• Cuando MCS = 1 (cuando la CPU funciona con el reloj del sistema de alta velocidad)
• Cuando CLS = 1 (cuando la CPU funciona con el reloj del subsistema)
Además, detenga el hardware periférico que funciona en la alta velocidad interna

reloj de oscilación antes de ajustar RSTOP a 1.
MOC: OSC principal Cuando configure MSTOP en 1, asegúrese de confirmar que la CPU funciona con un reloj pags. 128
registro de control aparte del reloj del sistema de alta velocidad. Específicamente, se establece en cualquiera de los
siguientes condiciones.
• Cuando MCS = 0 (cuando la CPU funciona con la oscilación interna de alta velocidad
reloj)
• Cuando CLS = 1 (cuando la CPU funciona con el reloj del subsistema)
Además, detenga el hardware periférico que funciona en el sistema de alta velocidad.

reloj antes de configurar MSTOP en 1.
No borre MSTOP a 0 mientras el bit 6 (OSCSEL) de la selección del modo de operación del reloj pags. 128
el registro (OSCCTL) es 0 (modo de puerto de E / S).
El hardware periférico no puede funcionar cuando el reloj del hardware periférico está pags. 128
detenido. Para reanudar el funcionamiento del hardware periférico después del periférico
se ha detenido el reloj de hardware, inicialice el hardware periférico.
Page 291
(26/4)
Función
Capítulo
Clasificación
Reloj MCM: Principal XSEL se puede cambiar solo una vez después de una liberación de reinicio. pags. 129 129
Suave
generador modo de reloj
Registrarse Se suministra un reloj distinto de f PRS a las siguientes funciones periféricas independientemente pags. 129 129
Capítulo 5
Difícil de la configuración de XSEL y MCM0.
• Temporizador de vigilancia (funciona con reloj de oscilación interno de baja velocidad)
• Cuando se selecciona "f RL ", "f RL / 2 7 " o "f RL / 2 9 " como reloj de recuento para el temporizador de 8 bits H1
(funciona con reloj de oscilación interno de baja velocidad)

• El hardware periférico selecciona el reloj externo como la fuente del reloj.
(Excepto cuando se selecciona el reloj de conteo externo de TM00 (pin TI000 válido
borde))
OSTC: Una vez transcurrido el tiempo anterior, los bits se establecen en 1 en orden desde MOST11 y pags. 130
Suave
Oscilación permanecer 1.
tiempo de estabilización El contador de tiempo de estabilización de oscilación cuenta hasta la estabilización de oscilación. pags. 130
estado del contador tiempo establecido por OSTS. Si se ingresa al modo STOP y luego se suelta mientras
Registrarse El reloj de oscilación interno de alta velocidad se está utilizando como reloj de la CPU, configure el
tiempo de estabilización de la oscilación de la siguiente manera.
• Tiempo de estabilización de oscilación OSTC deseado ≤ Tiempo de estabilización de oscilación establecido por
OSTS
El tiempo de espera de estabilización de oscilación del reloj X1 no incluye el tiempo hasta el reloj pags. 130
Difícil comienza la oscilación ("a" a continuación).
OSTS: Para configurar el modo STOP cuando el reloj X1 se utiliza como reloj de la CPU, configure OSTS pags. 131
Suave
Oscilación antes de ejecutar la instrucción STOP.
tiempo de estabilización No cambie el valor del registro OSTS durante la oscilación del reloj X1 pags. 131
seleccione registrarse tiempo de estabilización
El contador de tiempo de estabilización de oscilación cuenta hasta la estabilización de oscilación. pags. 131
tiempo establecido por OSTS. Si se ingresa al modo STOP y luego se suelta mientras
El reloj de oscilación interno de alta velocidad se está utilizando como reloj de la CPU, configure el
OSTS
X1 / XT1 - Cuando use el oscilador X1 y el oscilador XT1, conecte de la siguiente manera en el área pags. 133
oscilador encerrado por las líneas discontinuas en las Figuras 5-9 y 5-10 para evitar un efecto adverso
efecto de la capacidad del cableado.
• No cruce el cableado con las otras líneas de señal. No encamine el cableado cerca
Una línea de señal a través de la cual fluye una corriente de alta fluctuación.
• Siempre haga que el punto de tierra del condensador del oscilador tenga el mismo potencial que
V SS . No conecte a tierra el condensador a un patrón de tierra a través del cual
flujos de corriente.
Tenga en cuenta que el oscilador XT1 está diseñado como un circuito de baja amplitud para reducir
el consumo de energía.
Cuando X2 y XT1 están conectados en paralelo, el ruido de diafonía de X2 puede aumentar pags. 134
con XT1, lo que resulta en un mal funcionamiento.
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r
te Función
pags
Cha
Clasificación
Reloj - No es necesario esperar el tiempo de estabilización de la oscilación cuando un pp. 138,

Difícil
generador Se utiliza la entrada de reloj de los pines EXCLK y EXCLKS. 139
operación En 2.7 V / 1.59 V Se requiere un tiempo de estabilización de oscilación de voltaje de 1.93 a 5.39 ms después del pags. 139
Capítulo 5
cuando el poder Modo POC La tensión de alimentación alcanza 1,59 V (TYP.). Si la tensión de alimentación aumenta desde 1,59 V
suministro (TYP.) A 2.7 V (TYP.) Dentro de 1.93 ms, la estabilización de la oscilación de la fuente de alimentación
el voltaje es Se genera automáticamente un tiempo de 0 a 5,39 ms antes de reiniciar el procesamiento.
encendido
Controlador X1 / P121, Los pines X1 / P121 y X2 / EXCLK / P122 están en el modo de puerto de E / S después de un reinicio pags. 140
Suave
alta velocidad X2 / EXCLK / P122 lanzamiento.
sistema Reloj X1 No cambie el valor de EXCLK y OSCSEL mientras el reloj X1 está funcionando. pags. 141
reloj
Configure el reloj X1 después de que la tensión de alimentación haya alcanzado la tensión operativa del pags. 141
reloj a utilizar (ver CAPÍTULO 28 ESPECIFICACIONES ELÉCTRICAS
(PRODUCTOS ESTÁNDAR) al CAPÍTULO 31 ESPECIFICACIONES ELÉCTRICAS
((A2) PRODUCTOS DE GRADO: T A = −40 a + 125 ° C)).
Principal externo No cambie el valor de EXCLK y OSCSEL mientras el sistema principal externo pags. 141
reloj del sistema El reloj está funcionando.
Configure el reloj del sistema principal externo después de que la tensión de alimentación haya alcanzado el pags. 141
Tensión operativa del reloj a utilizar (ver CAPÍTULO 28 ELÉCTRICO
ESPECIFICACIONES (PRODUCTOS ESTÁNDAR) al CAPÍTULO 31 ELÉCTRICO
ESPECIFICACIONES ((A2) PRODUCTOS DE GRADO: T A = −40 a + 125 ° C)).
Sistema principal Si se selecciona el reloj del sistema de alta velocidad como el reloj principal del sistema, un reloj otro pags. 142
reloj que el reloj del sistema de alta velocidad no se puede configurar como reloj de hardware periférico.
Alta velocidad Asegúrese de confirmar que MCS = 0 o CLS = 1 al configurar MSTOP en 1. En pags. 143
reloj del sistema Además, detenga el hardware periférico que funciona en el sistema de alta velocidad
reloj.
Controlador Alta interna Asegúrese de confirmar que MCS = 1 o CLS = 1 al configurar RSTOP en 1. En pags. 145
interno oscilación de velocidad Además, detenga el hardware periférico que funciona en la alta velocidad interna
alta velocidad reloj Reloj de oscilación.
oscilación
reloj
Controlador XT1 / P123, Los pines XT1 / P123 y XT2 / EXCLKS / P124 están en el modo de puerto de E / S después de un reinicio pags. 145
subsistema XT2 / EXCLKS / lanzamiento.
reloj P124
Reloj XT1, No cambie el valor de XTSTART, EXCLKS y OSCSELS mientras el pags. 145
externo El reloj del subsistema está funcionando.
reloj del subsistema
Reloj del subsistema Asegúrese de confirmar que CLS = 0 al borrar OSCSELS a 0. Además, detenga pags. 146
el temporizador del reloj si está funcionando en el reloj del subsistema.
La oscilación del reloj del subsistema no se puede detener con la instrucción STOP. pags. 146
Controlador Bajo interno Si el byte de opción selecciona "No se puede detener el oscilador interno de baja velocidad", pags. 147
interno oscilación de velocidad La oscilación del reloj de oscilación interno de baja velocidad no se puede controlar.
baja velocidad reloj
oscilación
reloj
Reloj de la CPU - Ajuste el reloj después de que la tensión de alimentación haya alcanzado la tensión operativa del pp. 149,
reloj a configurar (ver CAPÍTULO 28 ESPECIFICACIONES ELÉCTRICAS (ESTÁNDAR 150, 152
PRODUCTOS) al CAPÍTULO 31 ESPECIFICACIONES ELÉCTRICAS ((A2) GRADO
PRODUCTOS: T A = −40 a + 125 ° C)).
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r
te Función
pags
Cha
Clasificación
Reloj de la CPU - Selección del factor de división del ciclo del reloj del sistema principal (PCC0 a PCC2) y pags. 154
Suave
cambio del reloj del sistema principal al reloj del subsistema (cambio de CSS
de 0 a 1) no debe establecerse simultáneamente.
Capítulo 5
Sin embargo, es posible la configuración simultánea para la selección del reloj del sistema principal
factor de división del ciclo (PCC0 a PCC2) y cambio del reloj del subsistema a
el reloj principal del sistema (cambiando CSS de 1 a 0).
Al cambiar el reloj de oscilación interno de alta velocidad al sistema de alta velocidad pags. 155
reloj, el bit 2 (XSEL) de MCM debe establecerse en 1 por adelantado. El valor de XSEL puede
cambiarse solo una vez después de una liberación de reinicio.
16 bits - El borde válido de TI010 y la salida del temporizador (TO00) no se pueden usar para el pin P01 pags. 158
Difícil
temporizador / evento al mismo tiempo. Seleccione cualquiera de las funciones.
contador 00
Capítulo 6 Si se borran los bits 3 y 2 (TMC003 y TMC002) del control de modo de temporizador de 16 bits pags. 159
Suave
registre 00 (TMC00) en 00 e ingrese el conflicto del disparador de captura, luego el
Los datos capturados no están definidos.
Para cambiar el modo del modo de captura al modo de comparación, primero borre pags. 159
los bits TMC003 y TMC002 a 00, y luego cambie la configuración. Un valor que
una vez capturado permanece almacenado en CR000 a menos que se reinicie el dispositivo. Si
el modo se ha cambiado al modo de comparación, asegúrese de establecer un
valor de comparación
TM00: 16 bits Incluso si se lee TM00, CR010 no captura el valor. pags. 159
contador de tiempo 00
CR000, CR010: CR000 no realiza la operación de captura cuando se establece en la comparación pags. 160
Temporizador de 16 bits modo, incluso si se le ingresa un disparador de captura.
capturar / comparar CR010 no realiza la operación de captura cuando se establece en la comparación pags. 160
registra 000, 010 modo, incluso si se le ingresa un disparador de captura.
Para capturar el valor de conteo del registro TM00 en el registro CR0000 utilizando pags. 162
la fase inversa a esa entrada al pin TI000, la señal de solicitud de interrupción
(INTTM000) no se genera después de que se haya capturado el valor. Si la ventaja válida
se detecta en el pin TI010 durante esta operación, la operación de captura no
realizado pero la señal INTTM000 se genera como una señal de interrupción externa.
Para no usar la interrupción externa, enmascare la señal INTTM000.
TMC00: 16 bits El temporizador de 16 bits / contador de eventos 00 comienza a funcionar en el momento TMC002 y pags. 163
modo temporizador TMC003 se establecen en valores distintos de 00 (modo de parada de operación), respectivamente. Conjunto
registro de control 00 TMC002 y TMC003 a 00 para detener la operación.
CRC000: Para garantizar que la operación de captura se realice correctamente, el disparador de captura pags. 165
Difícil Capturar/ requiere un pulso dos ciclos más largo que el reloj de conteo seleccionado por el preescalador
comparar control registro de modo 00 (PRM00).
registrarse 00
TOC00: 16 bits Asegúrese de configurar TOC00 mediante el siguiente procedimiento. pags. 166
Suave
salida del temporizador <1> Establezca TOC004 y TOC001 en 1.
registro de control 00 <2> Ajuste solo TOE00 a 1.
<3> Establezca LVS00 o LVR00 en 1.
PRM00: No aplique la siguiente configuración cuando configure los bits PRM001 y PRM000 en pags. 168
Modo preescalador 11 (para especificar el borde válido del pin TI000 como reloj de recuento).
registrarse 00 • Modo Clear & Start ingresado por el borde válido del pin TI000
• Establecer el pin TI000 como disparador de captura
Si la operación del contador de eventos / temporizador de 16 bits 00 está habilitada cuando la TI000 o pags. 168
El pin TI010 está en un nivel alto y cuando el borde válido del pin TI000 o TI010 es
especificado para ser el borde ascendente o ambos bordes, el alto nivel de la TI000 o TI010
el pin se detecta como un borde ascendente. Tenga esto en cuenta cuando se tire del pin TI000 o TI010
arriba. Sin embargo, el borde ascendente no se detecta cuando la operación del temporizador ha sido
una vez detenido y luego se vuelve a habilitar.
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(26/07)
Función
Capítulo
Clasificación
16 bits PRM00: preescalador El borde válido de TI010 y la salida del temporizador (TO00) no se pueden usar para el pin P01 pags. 168
Difícil
temporizador / evento
registro de modo 00 al mismo tiempo. Seleccione cualquiera de las funciones.
contador 00 Borrar y comenzar No configure el reloj de conteo como el borde válido del pin TI000 (PRM001 y pags. 180
Capítulo 6
Suave
modo ingresado por PRM000 = 11). Cuando PRM001 y PRM000 = 11, TM00 se borra.
Pin TI000 válido
entrada de borde
Salida PPG Para cambiar el factor de trabajo (valor de CR010) durante la operación, consulte 6.5.1 Reescritura pags. 202
CR010 durante la operación TM00.
Establezca valores en CR000 y CR010 de modo que la condición 0000H ≤ CR010 < pags. 203
CR000 ≤ FFFFH está satisfecho.
Pulso de un disparo No vuelva a ingresar el disparador (estableciendo OSPT00 en 1 o detectando el borde válido de pags. 205
salida el pin TI000) mientras se emite el pulso de un disparo. Para emitir el pulso de un disparo
nuevamente, genere el disparador después de que se haya completado la salida de pulso de un disparo actual.
Para usar solo la configuración de OSPT00 en 1 como el disparador de la salida de pulso de un disparo, haga pags. 205
no cambie el nivel del pin TI000 o su pin de puerto de función alternativa. De otra manera,
el pulso saldrá inesperadamente.
No establezca el mismo valor en CR000 y CR010. pags. 207
LVS00, LVRn0 Asegúrese de configurar LVS00 y LVR00 siguiendo los pasos <1>, <2> y <3> anteriores. pags. 219
El paso <2> se puede realizar después de <1> y antes de <3>.
- La Tabla 6-3 muestra las restricciones para cada canal. pags. 220
Errores de inicio del temporizador Se puede producir un error de hasta un reloj en el tiempo requerido para que una señal de coincidencia pags. 220
Difícil se generará después del inicio del temporizador. Esto se debe a que se inicia el conteo de TM00
asincrónicamente al pulso de conteo.
CR000, CR010: Establezca un valor que no sea 0000H en CR000 y CR010 en modo borrar e iniciar ingresado pags. 220
Suave
Temporizador de 16 bits en una coincidencia entre TM00 y CR000 (TM00 no puede contar un pulso cuando
capturar / comparar se usa como un contador de eventos externo).
registra 000, 010
Cuando se ingresa el borde válido al pin TI000 / TI010 y la fase inversa del pags. 221
Se detecta el pin TI000 mientras se lee CR000 / CR010, CR010 realiza una captura
operación pero el valor de lectura de CR000 / CR010 no está garantizado. En este momento, un
la señal de interrupción (INTTM000 / INTTM010) se genera cuando el borde válido del
Se detecta el pin TI000 / TI010 (la señal de interrupción no se genera cuando el
se detecta el borde de fase inversa del pin TI000).
Cuando se captura el valor de conteo porque el borde válido del pin TI000 / TI010
se detectó, lea el valor de CR000 / CR010 después de que INTTM000 / INTTM010 es
generado.
Los valores de CR000 y CR010 no están garantizados después del temporizador / evento de 16 bits pags. 221
contador 00 paradas.
ES000, ES001 Establezca el borde válido del pin TI000 mientras se detiene la operación del temporizador (TMC003 pags. 221
y TMC002 = 00). Establezca el borde válido utilizando ES000 y ES001.
Reactivar uno Asegúrese de que el disparador no se genere mientras se emite un nivel activo en pags. 221
pulso de disparo el modo de salida de pulso de un disparo. Asegúrese de ingresar el siguiente disparador después de
Se activa el nivel activo actual.
OVF00 El indicador OVF00 se establece en 1 en el siguiente caso, así como cuando TM00 pags. 222
desbordamientos
Seleccione el modo borrar e iniciar ingresado en una coincidencia entre TM00 y CR000.
→ Establezca CR000 en FFFFH.
→ Cuando TM00 coincide con CR000 y TM00 se borra de FFFFH a 0000H
Incluso si el indicador OVF00 se borra a 0 después de que TM00 se desborde y antes del siguiente pags. 222
se cuenta el reloj de conteo (antes de que el valor de TM00 se convierta en 0001H), se establece en 1
de nuevo y la limpieza no es válida.
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(26/8)
Función
Capítulo
Clasificación
16 bits Pulso de un disparo La salida de pulso de un disparo funciona correctamente en el modo de temporizador de funcionamiento libre o en modo claro
pags. 222
Suave
salida & modo de inicio ingresado por el borde válido del pin TI000. El pulso de un disparo no puede ser
contador 00 salida en el modo claro y de inicio ingresado en una coincidencia entre TM00 y CR000.
Capítulo 6
TI000 Cuando el límite válido de TI000 se especifica como el reloj de conteo, el registro de captura pags. 223
para el cual TI000 se especifica como un disparador no funciona correctamente.
TI000, TI010 Para capturar con precisión el valor de conteo, la entrada de pulso a los pines TI000 y TI010 pags. 223
Difícil como disparador de captura debe ser más ancho que dos relojes seleccionados por PRM00 (ver
Figura 6-7).
INTTM000, La operación de captura se realiza en el límite descendente del reloj de conteo, pero el pags. 223
INTTM010 las señales de interrupción (INTTM000 e INTTM010) se generan en el borde ascendente del
siguiente reloj de conteo (ver Figura 6-7).
CRC001 = 1 Cuando el valor de conteo del registro TM00 se captura en el registro CR000 en el pags. 223
Suave
fase inversa a la entrada de señal al pin TI000, la señal de interrupción (INTTM000)
no se genera después de capturar el valor de conteo. Si se detecta el borde válido en
el pin TI010 durante esta operación, la operación de captura no se realiza pero el
La señal INTTM000 se genera como una señal de interrupción externa. Enmascarar el INTTM000
señal cuando no se utiliza la interrupción externa.
Especificando válido Si la operación del contador de eventos / temporizador de 16 bits 00 se habilita después del reinicio y mientras pags. 223
Difícil borde después de reiniciarel pin TI000 o TI010 está en un nivel alto y cuando el borde ascendente o ambos bordes
se especifican como el borde válido del pin TI000 o TI010, luego el nivel alto del
El pin TI000 o TI010 se detecta como el borde ascendente. Tenga esto en cuenta cuando la TI000 o
El pin TI010 está levantado. Sin embargo, el borde ascendente no se detecta cuando la operación
se detiene una vez y luego se vuelve a habilitar.
Reloj de muestreo El reloj de muestreo para eliminar el ruido difiere dependiendo de si el pags. 223
para eliminar edge de TI000 se usa como reloj de conteo o disparador de captura. En el primer caso, el
ruido El reloj de muestreo está fijado en f PRS . En este último, el reloj de conteo seleccionado por PRM00 es
Utilizado para el muestreo.
Cuando se muestrea la entrada de señal al pin TI000 y se detecta el nivel válido
dos veces seguidas, se detecta el borde válido. Por lo tanto, el ruido tiene un corto
Se puede eliminar el ancho de pulso (ver Figura 6-7).
TI000 / TI010 La entrada de señal al pin TI000 / TI010 no se reconoce mientras el temporizador está activado. pags. 223
detenido, independientemente del modo de funcionamiento de la CPU.
8 bits CR5n: 8 bits En el modo en que se produce borrar e iniciar en una coincidencia de TM5n y CR5n (TMC5n6 pags. 226
Suave
temporizador de comparación
= 0), no escriba otros valores en CR5n durante la operación.
contadores registrarse 5n En el modo PWM, haga que el CR5n reescriba el período 3 cuenta los relojes del reloj de conteo pags. 226
Capítulo 7
50, 51 (reloj seleccionado por TCL5n) o más.
TCL50: temporizador Al reescribir TCL50 a otros datos, detenga la operación del temporizador de antemano. pags. 227
selección de reloj Asegúrese de borrar los bits 3 a 7 a "0". pags. 227
registrarse 50
TCL51: temporizador Al reescribir TCL51 a otros datos, detenga la operación del temporizador de antemano. pags. 228
selección de reloj Asegúrese de borrar los bits 3 a 7 a "0". pags. 228
registrarse 51
TMC5n: 8 bits Los ajustes de LVS5n y LVR5n son válidos en otro modo que no sea PWM. pags. 230
modo temporizador Realice <1> a <4> a continuación en el siguiente orden, no al mismo tiempo. pags. 230
registro de control
<1> Establecer TMC5n1, TMC5n6: Ajuste del modo de operación
51 (TMC51)
<2> Configure TOE5n para habilitar la salida: Salida de temporizador habilitada
<3> Establecer LVS5n, LVR5n (ver Precaución 1): configuración del temporizador F / F
<4> Establecer TCE5n
Cuando TCE5n = 1, está prohibido configurar los otros bits de TMC5n. pags. 230
Se determinan las salidas reales del pin TO50 / TI50 / P17 y TO51 / TI51 / P33 / INTP4 pags. 230
dependiendo de PM17 y P17, y PM33 y P33, además de la salida TO5n.
Page 296
(26/9)
Función
Capítulo
Clasificación
8 bits Temporizador de intervalo

No escriba otros valores en CR5n durante la operación. pags. 232
Suave
Ola cuadrada No escriba otros valores en CR5n durante la operación. pags. 235
contadores salida
Capítulo 7
50, 51
Salida PWM En el modo PWM, haga que el CR5n reescriba el período 3 cuenta los relojes del reloj de conteo pags. 236
(reloj seleccionado por TCL5n) o más.
Al leer desde CR5n entre <1> y <2> en la Figura 7-15, el valor leído pags. 239
difiere del valor real (valor de lectura: M, valor real de CR5n: N).
Error de inicio del temporizador Puede producirse un error de hasta un reloj en el tiempo requerido para que se active una señal de coincidencia pags. 240
generado después del inicio del temporizador. Esto se debe a que el temporizador de 8 bits contadores 50 y 51 (TM50,
TM51) se inician de forma asíncrona al reloj de conteo.
Temporizadores de
CMP0n:
8 bits 8 bits CMP0n no se puede reescribir durante la operación de conteo del temporizador. CMP0n se puede actualizar pags. 244
Suave
H0, H1 temporizador H (se escribe el mismo valor) durante la operación de conteo del temporizador.
comparar
Capítulo 8
registrarse 0n
CMP1n: 8 bits En el modo de salida PWM y el modo generador de portadora, asegúrese de configurar CMP1n cuando pags. 244
temporizador H iniciar la operación de conteo del temporizador (TMHEn = 1) después de que la operación de conteo del temporizador fue
comparar detenido (TMHEn = 0) (asegúrese de configurar de nuevo incluso si establece el mismo valor en
registrarse 1n CMP1n).
TMHMD0: 8 bits Cuando TMHE0 = 1, se prohíbe configurar los otros bits de TMHMD0. Sin embargo, pags. 247
modo de temporizador HTMHMD0 se puede actualizar (se escribe el mismo valor).
registrarse 0 En el modo de salida PWM, asegúrese de configurar el temporizador de comparación de 8 bits H comparar registro 10 (CMP10)
pags. 247
al iniciar la operación de conteo del temporizador (TMHE0 = 1) después de la operación de conteo del temporizador
se detuvo (TMHE0 = 0) (asegúrese de configurar de nuevo incluso si establece el mismo valor en
CMP10).
La salida real del pin TOH0 / P15 se determina dependiendo de PM15 y P15, pags. 247
Además de la salida TOH0.
TMHMD1: 8 bits Cuando TMHE1 = 1, está prohibido configurar los otros bits de TMHMD1. Sin embargo, pags. 249
modo de temporizador HTMHMD1 se puede actualizar (se escribe el mismo valor).
registrarse 1 En el modo de salida PWM y el modo generador de portadora, asegúrese de configurar el temporizador de 8 bits H pags. 249
compare el registro 11 (CMP11) al iniciar la operación de conteo del temporizador (TMHE1 = 1)
después de que se detuvo la operación de conteo del temporizador (TMHE1 = 0) (asegúrese de configurar nuevamente
si establece el mismo valor en CMP11).
Cuando se utiliza el modo generador de portadora, ajústelo de modo que la frecuencia del reloj de conteo pags. 249
TMH1 se convierte en más de 6 veces la frecuencia de reloj de conteo de TM51.
La salida real del pin TOH1 / NTP3 / P16 se determina dependiendo de PM16 y P16, pags. 249
Además de la salida TOH1.
TMCYC1: 8 bits No reescriba RMC1 cuando TMHE = 1. Sin embargo, TMCYC1 se puede actualizar (el pags. 249
temporizador H portador se escribe el mismo valor).
registrarse 1
Salida PWM El valor establecido del registro CMP1n se puede cambiar mientras el contador del temporizador está pags. 255
Difícil operando. Sin embargo, esto lleva una duración de tres relojes operativos (señal seleccionada
por los bits CKSn2 a CKSn0 del registro TMHMDn) desde cuando el valor de
El registro CMP1n se cambia hasta que el valor se transfiere al registro.
Asegúrese de configurar el registro CMP1n al iniciar la operación de conteo del temporizador (TMHEn pags. 255
Suave
= 1) después de que se detuvo la operación de conteo del temporizador (TMHEn = 0) (asegúrese de configurar nuevamente
incluso si establece el mismo valor para el registro CMP1n).
Asegúrese de que el valor de configuración del registro CMP1n (M) y la configuración del registro CMP0n pags. 255
valor (N) están dentro del siguiente rango.
00H ≤ CMP1n (M) <CMP0n (N) ≤ FFH
Page 297
(26/10)
Función
Capítulo
Clasificación
8 bits Portador No vuelva a escribir el bit NRZB1 de nuevo hasta al menos el segundo reloj después de que haya sido pags. 261
Suave
temporizadores H0,
generador (8 bits reescrito, o la transferencia del bit NRZB1 al bit NRZ1 no está garantizada.
H1 temporizador H1 solamente)
Cuando el temporizador de 8 bits / contador de eventos 51 se usa en el modo generador de portadora, un pags. 261
Capítulo 8
la interrupción se genera en el momento de <1>. Cuando el temporizador de 8 bits / contador de eventos 51 es
usado en un modo diferente al modo generador de portadora, el tiempo de la interrupción
La generación es diferente.
Asegúrese de configurar el registro CMP11 cuando comience la operación de conteo del temporizador (TMHE1 pags. 263
= 1) después de detener la operación de conteo del temporizador (TMHE1 = 0) (asegúrese de configurar nuevamente
incluso si establece el mismo valor para el registro CMP11).
Ajuste de manera que la frecuencia de reloj de conteo de TMH1 sea más de 6 veces la pags. 263
cuenta la frecuencia de reloj de TM51.
Establezca los valores de los registros CMP01 y CMP11 en un rango de 01H a FFH. pags. 263
El valor establecido del registro CMP11 se puede cambiar mientras el contador del temporizador está pags. 263
operando. Sin embargo, toma la duración de tres relojes operativos (señal seleccionada
por los bits CKS12 a CKS10 del registro TMHMD1) ya que el valor de CMP11
el registro se ha cambiado hasta que el valor se transfiere al registro.
Asegúrese de establecer el bit RMC1 antes de que se inicie la operación de conteo. pags. 263
Reloj WTM: reloj No cambie el reloj de conteo y el tiempo de intervalo (configurando los bits 4 a 7 (WTM4 a pags. 270
Suave
Temporizador operación del temporizador
WTM7) de WTM) durante la operación del temporizador de reloj.
registro de modo
Capítulo 9
Interrumpir Cuando el temporizador de reloj activa el funcionamiento del temporizador de reloj y el contador de 5 bits pags. 272
Difícil solicitud registro de control de modo (WTM) (configurando los bits 0 (WTM0) y 1 (WTM1) de WTM en 1),
el intervalo hasta que se genera la primera señal de solicitud de interrupción (INTWT) después del
el registro establecido no coincide exactamente con la especificación realizada con los bits 2 y 3
(WTM2, WTM3) de WTM. Posteriormente, sin embargo, se genera la señal INTWT
a los intervalos especificados.
Perro guardián WDTE: Si se escribe un valor distinto de ACH en WDTE, se genera una señal de reinicio interno. pags. 275
Suave
Temporizador Temporizador de vigilancia
Sin embargo, si el reloj fuente para el temporizador de vigilancia se detiene, un reinicio interno
habilitar registro la señal se genera cuando el reloj fuente del temporizador de vigilancia reanuda la operación.
Capítulo 10
Si se ejecuta una instrucción de manipulación de memoria de 1 bit para WDTE, un reinicio interno pags. 275
se genera la señal Sin embargo, si el reloj fuente del temporizador de vigilancia se detiene,
se genera una señal de reinicio interno cuando el reloj fuente al temporizador de vigilancia
reanuda la operación.
El valor leído de WDTE es 9AH / 1AH (esto difiere del valor escrito (ACH)). pags. 275
Operación La primera escritura en WDTE después de un lanzamiento de reinicio borra el temporizador de vigilancia, si es pags. 276
controlar realizado antes del tiempo de desbordamiento, independientemente del momento de la escritura, y el
El temporizador de vigilancia comienza a contar nuevamente.
Si el temporizador de vigilancia se borra escribiendo "ACH" en WDTE, el tiempo de desbordamiento real pags. 276
puede ser diferente del tiempo de desbordamiento establecido por el byte de opción en hasta 2 / f RL
segundos.
El temporizador de vigilancia se puede borrar inmediatamente antes de que el valor de conteo se desborde pags. 276
(FFFFH)
El funcionamiento del temporizador de vigilancia en los modos HALT y STOP difiere según pags. 277
sigue dependiendo del valor establecido del bit 0 (LSROSC) del byte de opción (ver Tabla
en P. 277).
Si LSROSC = 0, el temporizador de vigilancia reanuda el conteo después de HALT o STOP
Se libera el modo. En este momento, el contador no se borra a 0 pero comienza a contar
del valor en el que se detuvo.
Si la oscilación del oscilador interno de baja velocidad se detiene configurando LSRSTOP (bit
1 del registro del modo de oscilación interna (RCM) = 1) cuando LSROSC = 0, el
El temporizador de vigilancia deja de funcionar. En este momento, el contador no se borra a 0.
Page 298
(26/11)
Función
Capítulo
Clasificación
Perro guardián Ajuste de desbordamientoLa combinación de WDCS2 = WDCS1 = WDCS0 = 0 y WINDOW1 = páginas.
Suave
Temporizador tiempo de WINDOW0 = 0 está prohibido. 277, 278
temporizador de vigilancia,
El temporizador de vigilancia continúa su funcionamiento durante la auto programación y páginas.
Capítulo 10 ventana de configuración
Emulación EEPROM de la memoria flash. Durante el procesamiento, la interrupción 277, 278
período abierto de
reconocer que el tiempo se retrasa. Establezca el tiempo de desbordamiento y el tamaño de la ventana tomando esto
demora en consideración.
Ventana de configuraciónLa primera escritura en WDTE después de un lanzamiento de reinicio borra el temporizador de vigilancia, si es pags. 278
período abierto de realizado antes del tiempo de desbordamiento, independientemente del momento de la escritura, y el
El temporizador de vigilancia comienza a contar nuevamente.
Salida de reloj CKS: reloj Configure CCS3 en CCS0 mientras la operación de salida del reloj está detenida (CLOE = 0). pags. 282
Suave
controlador selección de salida
(48 pines Registrarse
Capítulosolo
11 productos
Convertidor A / D ADCR: 10 bits Cuando se leen datos de ADCR y ADCRH, se genera un ciclo de espera. No haga pags. 286
Suave
Conversión A / D leer datos de ADCR y ADCRH cuando la CPU está funcionando en el subsistema
Registrarse, reloj y el reloj del hardware periférico se detiene. Para más detalles, vea el CAPÍTULO
Capítulo 12 ADCRH: 8 bits 34 PRECAUCIONES PARA LA ESPERA.
Conversión A / D
Registrarse
ADM: A / D La conversión A / D debe detenerse antes de reescribir los bits FR0 a FR2, LV1 y LV0 pags. 288
modo convertidor a valores distintos a los datos idénticos.
Registrarse Si los datos se escriben en ADM, se genera un ciclo de espera. No escriba datos en ADM pags. 288
cuando la CPU está funcionando en el reloj del subsistema y el hardware periférico
El reloj está parado. Para más detalles, vea el CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA.
Conversión A / D Establezca los tiempos de conversión con las siguientes condiciones. pags. 289
selección de temporizador• 4.0 V ≤ AV REF ≤ 5.5 V: f AD = 0.6 a 3.6 MHz
• 2.7 V ≤ AV REF <4.0 V: f AD = 0.6 a 1.8 MHz
• 2.3 V ≤ AV REF <2.7 V: f AD = 0.6 a 1.48 MHz
Al reescribir FR2 a FR0, LV1 y LV0 a otros datos que no sean los mismos, detenga A / D pags. 289
conversión una vez (ADCS = 0) de antemano.
Cambie LV1 y LV0 del valor predeterminado, cuando 2.3 V ≤ AV REF <2.7 V. pags. 289
El tiempo de conversión anterior no incluye errores de frecuencia de reloj. Seleccione pags. 289
tiempo de conversión, teniendo en cuenta los errores de frecuencia de reloj.
ADCR: 10 bits Al escribir en el registro del modo convertidor A / D (ADM), canal de entrada analógica pags. 290
Conversión A / D registro de especificación (ADS) y registro de configuración de puerto A / D (ADPC), el
Registrarse El contenido de ADCR puede quedar indefinido. Lea el resultado de la conversión siguiente
finalización de conversión antes de escribir en ADM, ADS y ADPC. Usando el tiempo
Además de lo anterior, se puede leer un resultado de conversión incorrecto.
Si los datos se leen desde ADCR, se genera un ciclo de espera. No leer datos de pags. 290
ADCR cuando la CPU está funcionando en el reloj del subsistema y el periférico
El reloj de hardware está detenido. Para más detalles, vea el CAPÍTULO 34 PRECAUCIONES PARA
ESPERE.
ADCRH: 8 bits Al escribir en el registro del modo convertidor A / D (ADM), canal de entrada analógica pags. 291
Conversión A / D registro de especificación (ADS) y registro de configuración de puerto A / D (ADPC), el
Registrarse El contenido de ADCRH puede quedar indefinido. Leer el resultado de la conversión
después de completar la conversión antes de escribir en ADM, ADS y ADPC. Utilizando
un tiempo diferente al anterior puede hacer que se lea un resultado de conversión incorrecto.
Si los datos se leen desde ADCRH, se genera un ciclo de espera. No leer datos de pags. 291
ADCRH cuando la CPU está funcionando en el reloj del subsistema y el periférico
ESPERE.
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Función
Capítulo
Clasificación
ANUNCIO ANUNCIOS: Analógico Asegúrese de borrar los bits 3 a 7 a "0". pags. 292
Suave
convertidor canal de entrada Si los datos se escriben en ADS, se genera un ciclo de espera. No escriba datos en ADS cuando pags. 292
especificación la CPU está funcionando en el reloj del subsistema y el reloj del hardware periférico es
Capítulo 12 Registrarse detenido. Para más detalles, vea el CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA.
Para los productos de 38 pines, establecer ADS2, ADS1, ADS0 en 1, 1, 0 o 1, 1, 1 es pags. 292
prohibido.
ANUNCIOS: Analógico Configure un canal para ser utilizado para la conversión A / D en el modo de entrada usando el modo de puerto páginas.
canal de entrada registro 2 (PM2). 292, 293
especificación
Registrarse,
ADPC: puerto A / D
configuración
registrarse (ADPC)
ADPC: puerto A / D Si los datos se escriben en ADPC, se genera un ciclo de espera. No escriba datos en ADPC pags. 293
configuración cuando la CPU está funcionando en el reloj del subsistema y el hardware periférico
registrarse (ADPC) El reloj está parado. Para más detalles, vea el CAPÍTULO 34 PRECAUCIONES PARA LA ESPERA.
Para los productos de 38 pines, establezca ADPC3, ADPC2, ADPC1, ADPC0 en 0, 1, 1, 1 o pags. 293
1, 0, 0, 0 está prohibido.
PM2: modo de puerto Para los productos de 38 pines, asegúrese de configurar los bits 6 y 7 de PM2 en "1", y los bits 6 y 7 pags. 294
registrarse 2 de P2 a "0".
Operaciones básicas Asegúrese de que el período de <1> a <5> sea de 1 μs o más. pags. 295
del convertidor A / D
Conversión A / D Asegúrese de que el período de <1> a <5> sea de 1 μs o más. pags. 299
operación <1> se puede hacer entre <2> y <4>. pags. 299
<1> puede ser omitido. Sin embargo, ignore los datos de la primera conversión después de <5> en este pags. 299
caso.
El período de <6> a <9> difiere del tiempo de conversión establecido usando los bits 5 a 1 pags. 299
(FR2 a FR0, LV1, LV0) de ADM. El período de <8> a <9> es la conversión
tiempo establecido usando FR2 a FR0, LV1 y LV0.
Corriente de funcionamientoEl convertidor A / D deja de funcionar en el modo STOP. En este momento, la operación pags. 302
en modo STOP la corriente se puede reducir borrando el bit 7 (ADCS) y el bit 0 (ADCE) del A / D
registro del modo convertidor (ADM) a 0. Para reiniciar desde el estado de espera, borre el bit 0
(ADIF) del registro de indicador de solicitud de interrupción 1L (IF1L) a 0 e iniciar la operación.
Rango de entrada de Observe el rango nominal del voltaje de entrada ANI0 a ANI7. Si un voltaje de AV REF pags. 302
Difícil ANI0 a ANI7 o superior y AV SS o inferior (incluso en el rango de clasificaciones máximas absolutas) es
entrada a un canal de entrada analógico, el valor convertido de ese canal se convierte
indefinido Además, los valores convertidos de los otros canales también pueden ser
afectado.
Contradictorio Conflicto entre la escritura del registro de resultados de conversión A / D (ADCR, ADCRH) y ADCR pags. 302
Suave
operaciones o ADCRH leído por instrucciones al final de la conversión, ADCR o ADCRH leído
Tiene prioridad. Después de la operación de lectura, el nuevo resultado de conversión se escribe en
ADCR o ADCRH.
Conflicto entre la escritura ADCR o ADCRH y el registro del modo convertidor A / D (ADM) pags. 302
escritura, registro de especificación de canal de entrada analógica (ADS) o configuración de puerto A / D
registro (ADPC) de escritura al final de la conversión, ADM, ADS o escritura de ADPC tiene
prioridad. No se realiza la escritura ADCR o ADCRH, ni se finaliza la conversión
señal de interrupción (INTAD) generada.
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Función
Capítulo
Clasificación
ANUNCIO ruido Para mantener la resolución de 10 bits, se debe prestar atención a la entrada de ruido al pags. 302
Difícil
convertidor contramedidas AV REF pin y ANI0 a ANI7 pines.
<1> Conecte un condensador con una resistencia equivalente baja y una buena frecuencia
Capítulo 12 respuesta a la fuente de alimentación.
<2> Cuanto mayor sea la impedancia de salida de la fuente de entrada analógica, mayor será la
influencia. Para reducir el ruido, conecte C externa como se muestra en la Figura
Se recomienda 12-20.
<3> No cambie estos pines con otros pines durante la conversión.
<4> La precisión mejora si el modo HALT se configura inmediatamente después del inicio
de conversión
ANI0 / P20 a Los pines de entrada analógica (ANI0 a ANI7) también se utilizan como pines del puerto de entrada (P20 a pags. 303
ANI7 / P27 P27).
Cuando la conversión A / D se realiza con cualquiera de ANI0 a ANI7 seleccionado, no
acceder a P20 a P27 mientras la conversión está en progreso; de lo contrario la conversión
La resolución puede ser degradada. Se recomienda seleccionar los pines utilizados como P20 para
P27 comenzando con el ANI0 / P20 que es el más alejado de AV REF .
Si se aplica un pulso digital a los pines adyacentes a los pines utilizados actualmente para A / D pags. 303
conversión, el valor esperado de la conversión A / D no se puede obtener debido a
ruido de acoplamiento Por lo tanto, no aplique un pulso a los pines adyacentes al pin
experimentando conversión A / D.
Impedancia de entrada Este convertidor A / D carga un condensador de muestreo para el muestreo durante el muestreo pags. 303
de ANI0 a ANI7 hora.
patas Por lo tanto, solo fluye una corriente de fuga cuando el muestreo no está en progreso, y un
La corriente que carga el condensador fluye durante el muestreo. En consecuencia, la entrada
la impedancia fluctúa dependiendo de si el muestreo está en progreso y de
otros estados.
Sin embargo, para asegurarse de que el muestreo sea efectivo, se recomienda mantener
impedancia de salida de la fuente de entrada analógica dentro de 10 kΩ, y para conectar un
condensador de aproximadamente 100 pF a los pines ANI0 a ANI7 (ver Figura 12-20).
Entrada de pin AV REF Se conecta una cadena de resistencia en serie de varias decenas de kΩ entre AV REF y pags. 303
impedancia AV SS pines.
Por lo tanto, si la impedancia de salida de la fuente de voltaje de referencia es alta, esto
dar como resultado una conexión en serie a la cadena de resistencia en serie entre AV REF y
AV SS pines, lo que resulta en un gran error de voltaje de referencia.
Solicitud de interrupción El indicador de solicitud de interrupción (ADIF) no se borra incluso si el canal de entrada analógica pags. 304
Suave
bandera (ADIF) El registro de especificación (ADS) ha cambiado. Por lo tanto, si un pin de entrada analógica es
cambiado durante la conversión A / D, el resultado de la conversión A / D y ADIF para el pre
El cambio de entrada analógica puede establecerse justo antes de que el ADS reescriba. Por lo tanto, la precaución es
requerido ya que, en este momento, cuando se lee ADIF inmediatamente después de la reescritura de ADS,
ADIF se configura a pesar de que la conversión A / D para la entrada analógica posterior al cambio tiene
No ha terminado. Cuando se detiene la conversión A / D y luego se reanuda, borre ADIF
antes de reanudar la operación de conversión A / D.
Conversión Es posible que el primer valor de conversión A / D inmediatamente después del inicio de la conversión A / D no pags. 304
resultados justo después caen dentro del rango de calificación si el bit ADCS se establece en 1 a 1 μ es poco después de la ADCE
Conversión A / D se estableció en 1, o si el bit ADCS se establece en 1 con el bit ADCE = 0. Tome medidas
comienzo como sondear la solicitud de interrupción final de conversión A / D (INTAD) y eliminar
El primer resultado de conversión.
Conversión A / D Cuando se realiza una operación de escritura en el registro del modo convertidor A / D (ADM), pags. 304
registro de resultados registro de especificación de canal de entrada analógica (ADS) y configuración de puerto A / D
(ADCR, ADCRH) registrarse (ADPC), el contenido de ADCR y ADCRH puede quedar indefinido.
operación de lectura Lea el resultado de la conversión después de completar la conversión antes de escribir en
ADM, ADS y ADPC. Usar un tiempo diferente al anterior puede causar un
resultado de conversión incorrecto para ser leído.
Page 301
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Función
Capítulo
Clasificación
De serie Modo UART Si el suministro de reloj a la interfaz serie UART0 no se detiene (p. Ej., En el modo HALT), pags. 306
Suave
interfaz El funcionamiento normal continúa. Si el suministro de reloj a la interfaz serial UART0 se detiene
UART0 (p. ej., en el modo STOP), cada registro deja de funcionar y mantiene el valor
Capítulo 13 inmediatamente antes de que se detuviera el suministro de reloj. El pin T X D0 también contiene el valor
inmediatamente antes de que el suministro de reloj se detuviera y lo emitiera. sin embargo, el
la operación no está garantizada después de que se reanude el suministro del reloj. Por lo tanto, reinicie el
circuito para que POWER0 = 0, RXE0 = 0 y TXE0 = 0.
Configure POWER0 = 1 y luego configure TXE0 = 1 (transmisión) o RXE0 = 1 (recepción) en pags. 306
iniciar la comunicación
TXE0 y RXE0 están sincronizados por el reloj base (f XCLK0 ) establecido por BRGC0. A pags. 306
habilite la transmisión o recepción nuevamente, configure TXE0 o RXE0 en 1 al menos dos relojes
del reloj base después de que TXE0 o RXE0 se haya borrado a 0. Si TXE0 o RXE0 está configurado
dentro de dos relojes del reloj base, el circuito de transmisión o el circuito de recepción pueden no
ser inicializado
Configure los datos de transmisión en TXS0 al menos un reloj base (f XCLK0 ) después de configurar TXE0 = 1. páginas.
306, 309
TXS0: Transmitir No escriba los siguientes datos de transmisión en TXS0 antes de que finalice la transmisión pags. 309
registro de desplazamientose0 genera la señal de interrupción (INTST0).
ASIM0: Para iniciar la transmisión, configure POWER0 en 1 y luego TXE0 en 1. Para detener el pags. 311
Asincrónico transmisión, borre TXE0 a 0, y luego borre POWER0 a 0.
Interfaz de serie Para iniciar la recepción, configure POWER0 en 1 y luego configure RXE0 en 1. Para detener el pags. 311
modo de operación recepción, borre RXE0 a 0 y luego borre POWER0 a 0.
registrarse 0
Establezca POWER0 en 1 y luego configure RXE0 en 1 mientras se ingresa un nivel alto al RxD0 pags. 311
alfiler. Si POWER0 se establece en 1 y RXE0 se establece en 1 mientras se ingresa un nivel bajo, recepción
Está empezado.
TXE0 y RXE0 están sincronizados por el reloj base (f XCLK0 ) establecido por BRGC0. A pags. 311
del reloj base después de que TXE0 o RXE0 se haya borrado a 0. Si TXE0 o RXE0 está configurado
dentro de dos relojes del reloj base, el circuito de transmisión o el circuito de recepción pueden no
ser inicializado
Configure los datos de transmisión en TXS0 al menos un reloj base (f XCLK0 ) después de configurar TXE0 = 1. pags. 311
Borre los bits TXE0 y RXE0 a 0 antes de reescribir los bits PS01, PS00 y CL0. pags. 311
Asegúrese de que TXE0 = 0 al reescribir el bit SL0. La recepción es siempre pags. 311
realizado con "número de bits de parada = 1" y, por lo tanto, no se ve afectado por el conjunto
valor del bit SL0.
Asegúrese de establecer el bit 0 a 1. pags. 311
ASIS0: El funcionamiento del bit PE0 difiere según los valores establecidos de PS01 y pags. 312
Asincrónico Los bits de PS00 del modo de operación de interfaz serie asíncrona registran 0 (ASIM0).
Interfaz de serie Para el bit de parada de los datos de recepción, solo se verifica el primer bit de parada, independientemente de pags. 312
error de recepción El número de bits de parada.
registro de estado 0
Si se produce un error de desbordamiento, los siguientes datos de recepción no se escriben en el búfer de recepción pags. 312
registro 0 (RXB0) pero descartado.
Si los datos se leen desde ASIS0, se genera un ciclo de espera. No leer datos de ASIS0 pags. 312
BRGC0: Baudios Asegúrese de que el bit 6 (TXE0) y el bit 5 (RXE0) del registro ASIM0 = 0 cuando pags. 314
generador de velocidad reescribiendo el MDL04 a los bits MDL00.
registro de control 0 El valor de la velocidad en baudios es el reloj de salida del contador de 5 bits dividido por 2. pags. 314
Difícil
Página 302
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Función
Capítulo
Clasificación
De serie POWER0, Borre POWER0 a 0 después de borrar TXE0 y RXE0 a 0 para configurar la parada de la operación pags. 315
Suave
interfaz TXE0, RXE0: modo.
UART0 Bits 7, 6, 5 de Para iniciar la comunicación, configure POWER0 en 1, y luego configure TXE0 o RXE0 en 1.
Capítulo 13 ASIM0
Modo UART Tome una relación con la otra parte de la comunicación cuando configure el modo de puerto pags. 316
registrarse y registrarse en el puerto.
UART Después de escribir los datos de transmisión en TXS0, no escriba los siguientes datos de transmisión antes de pags. 319
transmisión se genera la señal de interrupción de finalización de transmisión (INTST0).
Recepción UART Si se produce un error de recepción, lea el estado de error de recepción de la interfaz serie asíncrona pags. 320
registre 0 (ASIS0) y luego lea el registro 0 del búfer de recepción (RXB0) para borrar el error
bandera.
De lo contrario, se producirá un error de desbordamiento cuando se reciban los siguientes datos y el
El estado de error de recepción persistirá.
La recepción siempre se realiza con el "número de bits de parada = 1". La segunda parada pags. 320
El bit es ignorado.
Error de baudios Mantenga el error de velocidad de transmisión durante la transmisión dentro del rango de error permitido en pags. 323
Velocidad El destino de recepción.
Asegúrese de que el error de velocidad de transmisión durante la recepción satisfaga el rango que se muestra en (4) pags. 323
Rango de velocidad de transmisión admisible durante la recepción.
Permisible Asegúrese de que el error de velocidad de transmisión durante la recepción esté dentro del error permitido pags. 325
rango de velocidad de transmisión
rango, utilizando la expresión de cálculo que se muestra a continuación.
durante la recepción
De serie Modo UART La función de inversión de salida TXD6 invierte solo el lado de la transmisión y no el pags. 327
Suave
interfaz lado de recepción. Para usar esta función, el lado de recepción debe estar listo para la recepción
UART6 de datos invertidos.
Capítulo 14
Si el suministro de reloj a la interfaz serie UART6 no se detiene (p. Ej., En el modo HALT), pags. 327
El funcionamiento normal continúa. Si el suministro de reloj a la interfaz serie UART6 se detiene
(p. ej., en el modo STOP), cada registro deja de funcionar y mantiene el valor
inmediatamente antes de que se detuviera el suministro de reloj. El pin T X D6 también contiene el valor
inmediatamente antes de que el suministro de reloj se detuviera y lo emitiera. sin embargo, el
la operación no está garantizada después de que se reanude el suministro del reloj. Por lo tanto, reinicie el
circuito para que POWER6 = 0, RXE6 = 0 y TXE6 = 0.
Configure POWER6 = 1 y luego configure TXE6 = 1 (transmisión) o RXE6 = 1 (recepción) en pags. 327
iniciar la comunicación
TXE6 y RXE6 están sincronizados por el reloj base (f XCLK6 ) configurado por CKSR6. A pags. 327
del reloj base después de que TXE6 o RXE6 se haya borrado a 0. Si TXE6 o RXE6 es
establecido dentro de dos relojes del reloj base, el circuito de transmisión o el circuito de recepción
No puede ser inicializado.
Configure los datos de transmisión en TXB6 al menos un reloj base (f XCLK6 ) después de configurar TXE6 = 1. pags. 327
Si los datos se transmiten continuamente, el tiempo de comunicación desde el bit de parada al pags. 327
El siguiente bit de inicio se extiende a dos relojes operativos de la macro. Sin embargo, esto no
afectar el resultado de la comunicación porque el lado de recepción inicializa el tiempo
cuando ha detectado un bit de inicio. No utilice la función de transmisión continua si
La interfaz se utiliza en la operación de comunicación LIN.
TXB6: Transmitir No escriba datos en TXB6 cuando el bit 1 (TXBF6) de la interfaz serial asíncrona pags. 333
registro de búfer 6 El registro de estado de transmisión 6 (ASIF6) es 1.
No actualice (escriba el mismo valor en) TXB6 por software durante una comunicación pags. 333
operación (cuando los bits 7 y 6 (POWER6, TXE6) de la interfaz serial asíncrona
el registro de modo de operación 6 (ASIM6) es 1 o cuando los bits 7 y 5 (POWER6, RXE6) de
ASIM6 son 1).
Página 303
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Función
Capítulo
Clasificación
De serie ASIM6: Para iniciar la transmisión, configure POWER6 en 1 y luego TXE6 en 1. Para detener el pags. 335
Suave
interfaz Asincrónico transmisión, borrar TXE6 a 0, y luego borrar POWER6 a 0.
UART6 Interfaz de serie Para iniciar la recepción, configure POWER6 en 1 y luego configure RXE6 en 1. Para detener el pags. 335
Capítulo 14 modo de operación recepción, borre RXE6 a 0 y luego borre POWER6 a 0.
registrarse 6
Establezca POWER6 en 1 y luego configure RXE6 en 1 mientras se ingresa un nivel alto en el R X D6 pags. 335
alfiler. Si POWER6 se establece en 1 y RXE6 se establece en 1 mientras se ingresa un nivel bajo, recepción
Está empezado.
TXE6 y RXE6 están sincronizados por el reloj base (f XCLK6 ) configurado por CKSR6. A pags. 335
del reloj base después de que TXE6 o RXE6 se haya borrado a 0. Si TXE6 o RXE6 es
establecido dentro de dos relojes del reloj base, el circuito de transmisión o el circuito de recepción
No puede ser inicializado.
Borre los bits TXE6 y RXE6 a 0 antes de reescribir los bits PS61, PS60 y CL6. pags. 335
Fije los bits PS61 y PS60 a 0 cuando se utiliza en la operación de comunicación LIN. pags. 335
Borre TXE6 a 0 antes de reescribir el bit SL6. La recepción siempre se realiza con pags. 335
“El número de bits de parada = 1” y, por lo tanto, no se ve afectado por el valor establecido de
SL6 bit.
Asegúrese de que RXE6 = 0 cuando reescriba el bit ISRM6. pags. 335
ASIS6: El funcionamiento del bit PE6 difiere según los valores establecidos de la PS61 y pags. 336
Asincrónico Los bits de PS60 del modo de operación de interfaz serie asíncrona registran 6 (ASIM6).
Interfaz de serie Para el bit de parada de los datos de recepción, solo se verifica el primer bit de parada, independientemente de pags. 336
error de recepción El número de bits de parada.
registro de estado 6
Si se produce un error de desbordamiento, los siguientes datos de recepción no se escriben en el búfer de recepción pags. 336
registro 6 (RXB6) pero descartado.
Si los datos se leen desde ASIS6, se genera un ciclo de espera. No lea datos de ASIS6 pags. 336
ASIF6: Para transmitir datos continuamente, escriba los primeros datos de transmisión (primer byte) en el TXB6 pags. 337
Asincrónico Registrarse. Asegúrese de verificar que el indicador TXBF6 sea "0". Si es así, escriba la siguiente transmisión
Interfaz de serie datos (segundo byte) al registro TXB6. Si los datos se escriben en el registro TXB6 mientras
transmisión el indicador TXBF6 es "1", los datos de transmisión no se pueden garantizar.
registro de estado 6 Para inicializar la unidad de transmisión al finalizar la transmisión continua, pags. 337
asegúrese de verificar que el indicador TXSF6 es "0" después de la generación de la transmisión
interrupción de finalización, y luego ejecutar la inicialización. Si la inicialización se ejecuta mientras
el indicador TXSF6 es "1", no se pueden garantizar los datos de transmisión.
CKSR6: reloj Asegúrese de que POWER6 = 0 cuando reescriba TPS63 a TPS60. pags. 338
selección
registrarse 6
BRGC6: Baudios Asegúrese de que el bit 6 (TXE6) y el bit 5 (RXE6) del registro ASIM6 = 0 cuando pags. 339
generador de velocidad reescribiendo el MDL67 a los bits MDL60.
registro de control 6 La velocidad en baudios es el reloj de salida del contador de 8 bits dividido por 2. pags. 339
Difícil
ASICL6: ASICL6 puede actualizarse (el mismo valor está escrito) por software durante un pags. 340
Suave
Asincrónico operación de comunicación (cuando los bits 7 y 6 (POWER6, TXE6) de ASIM6 = 1 o bits
Interfaz de serie 7 y 5 (POWER6, RXE6) de ASIM6 = 1). Sin embargo, no configure ambos SBRT6 y
registro de control 6 SBTT6 a 1 mediante una operación de actualización durante la recepción de SBF (SBRT6 = 1) o SBF
transmisión (hasta que INTST6 se produce desde que se ha configurado SBTT6 (1)), porque puede
reactivar la recepción SBF o la transmisión SBF.
En el caso de un error de recepción SBF, el modo vuelve al modo de recepción SBF. pags. 341
El estado del indicador SBRF6 se mantiene (1).
304 de 1189.
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Detalles de la función de la función Precauciones Página
Capítulo
Clasificación
De serie ASICL6: Antes de configurar el bit SBRT6, asegúrese de que el bit 7 (POWER6) y el bit 5 (RXE6) de pags. 341
Suave
interfaz Asincrónico ASIM6 = 1. Después de establecer el bit SBRT6 a 1, no lo borre a 0 antes de SBF
UART6 Interfaz de serie la recepción se completa (antes de que se genere una señal de solicitud de interrupción).
Capítulo 14 registro de control 6 El valor de lectura del bit SBRT6 siempre es 0. SBRT6 se borra automáticamente a 0 pags. 341
después de que la recepción de SBF se haya completado correctamente.
Antes de configurar el bit SBTT6 en 1, asegúrese de que el bit 7 (POWER6) y el bit 6 (TXE6) pags. 341
de ASIM6 = 1. Después de establecer el bit SBTT6 a 1, no lo borre a 0 antes de SBF
la transmisión se completa (antes de que se genere una señal de solicitud de interrupción).
El valor de lectura del bit SBTT6 siempre es 0. SBTT6 se borra automáticamente a 0 en pags. 341
El final de la transmisión SBF.
No establezca el bit SBRT6 en 1 durante la recepción, y no establezca el bit SBTT6 en 1 pags. 341
durante la transmisión
Antes de reescribir los bits DIR6 y TXDLV6, borre los bits TXE6 y RXE6 a 0. pags. 341
POWER6, TXE6, Borre POWER6 a 0 después de borrar TXE6 y RXE6 a 0 para detener la operación. pags. 343
RXE6: bits 7, 6, 5 Para iniciar la comunicación, configure POWER6 en 1, y luego configure TXE6 o RXE6 en 1.
de ASIM6
Modo UART Tome la relación con la otra parte de la comunicación al configurar el puerto pags. 344
registro de modo y registro de puerto.
Tipos de paridad y Fije los bits PS61 y PS60 a 0 cuando el dispositivo se usa en comunicación LIN pags. 347
operación operación.
Continuo Los indicadores TXBF6 y TXSF6 del registro ASIF6 cambian de "10" a "11", y a pags. 349
transmisión "01" durante la transmisión continua. Para verificar el estado, por lo tanto, no utilice un
combinación de las banderas TXBF6 y TXSF6 para juicio. Lea solo el TXBF6
marca al ejecutar la transmisión continua.
Cuando el dispositivo se utiliza en la operación de comunicación LIN, el continuo pags. 349

La función de transmisión no se puede utilizar. Asegúrese de que la interfaz serial asíncrona
el registro de estado de transmisión 6 (ASIF6) es 00H antes de escribir los datos de transmisión para transmitir
registro de búfer 6 (TXB6).
Para transmitir datos continuamente, escriba los primeros datos de transmisión (primer byte) en el TXB6 pags. 349
Registrarse. Asegúrese de verificar que el indicador TXBF6 sea "0". Si es así, escriba la siguiente transmisión
datos (segundo byte) al registro TXB6. Si los datos se escriben en el registro TXB6 mientras
el indicador TXBF6 es "1", los datos de transmisión no se pueden garantizar.
Para inicializar la unidad de transmisión al finalizar la transmisión continua, se pags. 349

asegúrese de verificar que el indicador TXSF6 es "0" después de la generación de la transmisión
interrupción de finalización, y luego ejecutar la inicialización. Si se ejecuta la inicialización
mientras el indicador TXSF6 es "1", no se pueden garantizar los datos de transmisión.
Durante la transmisión continua, la siguiente transmisión puede completarse antes pags. 349
ejecución del servicio de interrupción INTST6 después de la transmisión de una trama de datos. Como un
contramedida, la detección se puede realizar desarrollando un programa que pueda
cuente el número de datos transmitidos y haciendo referencia al indicador TXSF6.
Recepción normal Si se produce un error de recepción, lea ASIS6 y luego RXB6 para borrar el indicador de error. pags. 353
De lo contrario, se producirá un error de desbordamiento cuando se reciban los siguientes datos y el
El estado de error de recepción persistirá.
La recepción siempre se realiza con el "número de bits de parada = 1". La segunda parada pags. 353
El bit es ignorado.
Asegúrese de leer el registro de estado de error de recepción de la interfaz serial asíncrona 6 pags. 353
(ASIS6) antes de leer RXB6.
Error de velocidad de transmisión

Mantenga el error de velocidad de transmisión durante la transmisión dentro del rango de error permitido en pags. 360
El destino de recepción.
Asegúrese de que el error de velocidad de transmisión durante la recepción satisfaga el rango que se muestra en (4) pags. 360
Rango de velocidad de transmisión admisible durante la recepción.
305 de 1189.
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Detalles de la función de la función Precauciones Página
Capítulo
Clasificación
De serie Baudios permitidos Asegúrese de que el error de velocidad de transmisión durante la recepción esté dentro de los límites permitidos pags. 361
Suave
interfaz rango de velocidad durante rango de error, utilizando la expresión de cálculo que se muestra a continuación.
UART6 recepción
Capítulo 14
De serie SOTB10: Transmitir No acceda a SOTB10 cuando CSOT10 = 1 (durante la comunicación en serie). pags. 366
Suave
interfaz registro de búfer 10
CSI10 SIO10: E / S en serie No acceda a SIO10 cuando CSOT10 = 1 (durante la comunicación en serie). pags. 366
Capítulo 15
registro de desplazamiento 10
CSIM10: Serie Asegúrese de borrar el bit 5 a 0. pags. 367

modo de operación
registrarse 10
CSIC10: reloj serie No escriba en CSIC10 mientras CSIE10 = 1 (operación habilitada). pags. 369
registro de selección 10 Para usar P10 / SCK10 / T X D0 y P12 / SO10 como puertos de uso general, configure CSIC10 pags. 369
en el estado predeterminado (00H).
El tipo de fase del reloj de datos es el tipo 1 después del reinicio. pags. 369
E / S serie de 3 hilos Tome la relación con la otra parte de la comunicación al configurar el pags. 372
modo registro de modo de puerto y registro de puerto.
Comunicación No acceda al registro de control y al registro de datos cuando CSOT10 = 1 (durante pags. 373
operación comunicación serial).
Salida SO10 Si se escribe un valor en TRMD10, DAP10 y DIR10, el valor de salida de SO10 pags. 381
cambios
De serie - No use la interfaz serial IIC0 y el multiplicador / divisor simultáneamente, pags. 382
Suave
interfaz porque se comparten varios indicadores correspondientes a las fuentes de solicitud de interrupción
IIC0 entre la interfaz serial IIC0 y el multiplicador / divisor.
Capítulo 16
IIC0: registro de desplazamiento No
IIC escriba datos en IIC0 durante la transferencia de datos. pags. 385
00 Escriba o lea IIC0 solo durante el período de espera. Accediendo a IIC0 en un pags. 385
Se prohíbe el estado de comunicación que no sea durante el período de espera. Cuando el
el dispositivo sirve como maestro, sin embargo, IIC0 solo se puede escribir una vez después del
El bit de activación de comunicación (STT0) se establece en 1.
IICC0: control IIC La condición de inicio se detecta inmediatamente después de que I 2 C esté habilitado para funcionar (IICE0 pags. 389
registrarse 0 = 1) mientras la línea SCL0 está en nivel alto y la línea SDA0 está en nivel bajo.
Inmediatamente después de habilitar I 2 C para operar (IICE0 = 1), configure LREL0 (1) utilizando un
Instrucción de manipulación de memoria de 1 bit.
Cuando el bit 3 (TRC0) del registro de estado IIC 0 (IICS0) se establece en 1, WREL0 se establece en 1 pags. 392
durante el noveno reloj y la espera se cancela, después de lo cual TRC0 se borra y el
La línea SDA0 está configurada en alta impedancia.
IICS0: estado de IIC Si los datos se leen desde IICS0, se genera un ciclo de espera. No leer datos de pags. 393
registrarse 0 IICS0 cuando la CPU está funcionando en el reloj del subsistema y el periférico
ESPERE.
IICF0: bandera IIC Escriba en STCEN solo cuando la operación esté detenida (IICE0 = 0). pags. 396
registrarse 0 Como el estado de liberación del bus (IICBSY = 0) se reconoce independientemente del valor real pags. 396
estado del bus cuando STCEN = 1, al generar la primera condición de inicio (STT0 =
1), es necesario verificar que no haya comunicaciones de terceros en curso en
para evitar que tales comunicaciones sean destruidas.
Escriba en IICRSV solo cuando la operación esté detenida (IICE0 = 0). pags. 396
Reloj de selección Determine la frecuencia del reloj de transferencia de I 2 C utilizando CLX0, SMC0, CL01 y pags. 399
ajuste CL00 antes de habilitar la operación (configurando el bit 7 (IICE0) del control IIC
registrar 0 (IICC0) a 1). Para cambiar la frecuencia del reloj de transferencia, borre IICE0
una vez a 0.
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Función Detalles de la función Precauciones Página
Capítulo
Clasificación
De serie Cuando Inmediatamente después de habilitar la operación I 2 C (IICE0 = 1), la comunicación del bus pags. 416
Suave
interfaz STCEN = 0 El estado (IICBSY (bit 6 de IICF0) = 1) se reconoce independientemente del bus real
IIC0 estado. Al cambiar de un modo en el que no se ha realizado ninguna condición de parada
Capítulo 16 detectado en un modo de comunicación del dispositivo maestro, primero genere una parada
condición para liberar el bus, luego realizar la comunicación del dispositivo maestro.
Cuando se usan varios maestros, no es posible realizar un dispositivo maestro
comunicación cuando el bus no ha sido liberado (cuando una condición de parada
no ha sido detectado).
Use la siguiente secuencia para generar una condición de parada.
<1> Establecer el registro de selección de reloj IIC 0 (IICCL0).
<2> Establezca el bit 7 (IICE0) del registro de control IIC 0 (IICC0) en 1.
<3> Establezca el bit 0 (SPT0) de IICC0 en 1.
Cuando Inmediatamente después de que se habilita la operación I 2 C (IICE0 = 1), el bus libera el estado pags. 416
STCEN = 1 (IICBSY = 0) se reconoce independientemente del estado real del bus. Para generar el
primera condición de inicio (STT0 (bit 1 del registro de control IIC 0 (IICC0)) = 1), es
necesario para confirmar que el autobús ha sido liberado, para no molestar a otros
comunicaciones
Si otro I 2 C Si la operación I 2 C está habilitada y el dispositivo ya participa en la comunicación pags. 416

las comunicaciones son en progreso cuando el pin SDA0 es bajo y el pin SCL0 es alto, la macro de
ya en progreso I 2 C reconoce que el pin SDA0 se ha agotado (detecta una condición de inicio). Si
El valor en el bus en este momento puede reconocerse como un código de extensión, ACK
se devuelve, pero esto interfiere con otras comunicaciones I 2 C. Para evitar esto,
comience I 2 C en la siguiente secuencia.
<1> Borrar bit 4 (SPIE0) de IICC0 a 0 para deshabilitar la generación de una interrupción
señal de solicitud (INTIIC0) cuando se detecta la condición de parada.
<2> Establezca el bit 7 (IICE0) de IICC0 en 1 para permitir el funcionamiento de I 2 C.
<3> Espere a que se detecte la condición de inicio.
<4> Establezca el bit 6 (LREL0) de IICC0 en 1 antes de devolver ACK (4 a 80 relojes)
después de configurar IICE0 en 1), para deshabilitar por la fuerza la detección.
Reloj de transferencia Determine la frecuencia del reloj de transferencia utilizando SMC0, CL01, CL00 (bits 3, 1, pags. 416
ajuste de frecuencia y 0 de IICL0) y CLX0 (bit 0 de IICX0) antes de habilitar la operación (IICE0
= 1) Para cambiar la frecuencia del reloj de transferencia, borre IICE0 a 0 una vez.
STT0, SPT0: Configurar STT0 y SPT0 (bits 1 y 0 de IICC0) nuevamente después de que se configuran y pags. 417
Bits 1, 0 de control IIC antes de que se borren a 0 está prohibido.
registrarse 0 (IICC0)
Reserva de transmisión Cuando la transmisión está reservada, establezca SPIE0 (bit 4 de IICL0) en 1 para que pags. 417
La solicitud de interrupción se genera cuando se detecta la condición de parada. La transferencia es
comenzó cuando los datos de comunicación se escriben en IIC0 después de que la solicitud de interrupción es
generado. A menos que la interrupción se genere cuando la condición de detención sea
detectado, el dispositivo se detiene en el estado de espera porque la solicitud de interrupción no es
generado cuando se inicia la comunicación. Sin embargo, no es necesario establecer
SPIE0 a 1 cuando MSTS0 (bit 7 de IICS0) es detectado por el software.
Multiplicador/ - No use la interfaz serial IIC0 y el multiplicador / divisor simultáneamente, pags. 453
Suave porque se comparten varios indicadores correspondientes a las fuentes de solicitud de interrupción
divisor
( μ PD78F0514, entre la interfaz serial IIC0 y el multiplicador / divisor.
78F0515,
Capítulo 17 y SDR0: resto El valor leído de SDR0 durante el procesamiento de la operación (mientras que el bit 7 (DMUE) de pags. 455
78F0515D registro de datos 0 El registro de control del multiplicador / divisor 0 (DMUC0) es 1) no está garantizado.
solamente)
SDR0 se restablece cuando se inicia la operación (cuando DMUE se establece en 1). pags. 455
MDA0H, MDA0L: MDA0H se borra a 0 cuando se inicia una operación en el modo de multiplicación pags. 455
Multiplicación/ (cuando el registro de control del multiplicador / divisor 0 (DMUC0) se establece en 81H).
registro de datos de división No cambie el valor de MDA0 durante el procesamiento de la operación (mientras que el bit 7 pags. 455
A0 (DMUE) del registro de control del multiplicador / divisor 0 (DMUC0) es 1). Incluso en esto
caso, la operación se ejecuta, pero el resultado no está definido.
El valor leído de MDA0 durante el procesamiento de la operación (mientras DMUE es 1) es pags. 455
no garantizado
Página 307
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Función
Capítulo
Clasificación
Multiplicador/ MDB0: No cambie el valor de MDB0 durante el procesamiento de la operación (mientras que el bit 7 (DMUE) pags. 456
Suave
divisor Multiplicación/ del registro de control del multiplicador / divisor 0 (DMUC0) es 1). Incluso en este caso, el
( μ PD78F0514, datos de división La operación se ejecuta, pero el resultado no está definido.
Capítulo78F0515,
17 y registrarse B0 No borre MDB0 a 0000H en el modo de división. Si está configurado, operación indefinida pags. 456
78F0515D Los resultados se almacenan en MDA0 y SDR0.
solamente)
DMUC0: Si DMUE se borra a 0 durante el procesamiento de la operación (cuando DMUE es 1), el pags. 457
Multiplicador / divisor El resultado de la operación no está garantizado. Si la operación se completa mientras se borra
registro de control 0 la instrucción se está ejecutando, el resultado de la operación está garantizado, siempre que
se establece la bandera de interrupción.
No cambie el valor de DMUSEL0 durante el procesamiento de la operación (mientras DMUE es pags. 457
1) Si se cambia, los resultados de operación indefinidos se almacenan en multiplicación / división
registro de datos A0 (MDA0) y registro de datos restante 0 (SDR0).
Si DMUE se borra a 0 durante el procesamiento de la operación (mientras DMUE es 1), el pags. 457
Se detiene el procesamiento de la operación. Para ejecutar la operación nuevamente, establezca
registro de datos de multiplicación / división A0 (MDA0), registro de datos de multiplicación / división
B0 (MDB0) y el registro de control del multiplicador / divisor 0 (DMUC0) e inicie el
operación (estableciendo DMUE en 1).
Interrumpir 1F0L, 1F0L, Asegúrese de borrar los bits 6 y 7 de IF1L a 0 en los productos de 38 y 44 pines. pags. 468
Suave
función 1F1L, 1F1H: Asegúrese de borrar el bit 7 de IF1L a 0 en los productos de 48 pines.
Solicitud de interrupción Asegúrese de borrar los bits 1 a 7 de IF1H a 0. pags. 468
Capítulo 18 registros de bandera
Al operar un temporizador, una interfaz en serie o un convertidor A / D después de la liberación en espera, pags. 468
operarlo una vez después de borrar el indicador de solicitud de interrupción. Una bandera de solicitud de interrupción
puede ser establecido por el ruido.
Al manipular un indicador del registro de indicador de solicitud de interrupción, use una memoria de 1 bit pags. 469
instrucción de manipulación (CLR1). Al describir en lenguaje C, use un poco
instrucciones de manipulación como "IF0L.0 = 0;" o "_asm (" clr1 IF0L, 0 ");" porque
El ensamblador compilado debe ser una instrucción de manipulación de memoria de 1 bit (CLR1).
Si un programa se describe en lenguaje C utilizando una manipulación de memoria de 8 bits
instrucciones como "IF0L & = 0xfe;" y compilado, se convierte en el ensamblador de
Tres instrucciones.
mov a, IF0L
y un, # 0FEH
mov IF0L, a
En este caso, incluso si el indicador de solicitud de otro bit de la misma solicitud de interrupción
el registro de bandera (IF0L) se establece en 1 en el momento entre "mov a, IF0L" y "mov IF0L,
a ", el indicador se borra a 0 en" mov IF0L, a ". Por lo tanto, se debe tener cuidado
cuando se usa una instrucción de manipulación de memoria de 8 bits en lenguaje C.
MK0L, MK0H, Asegúrese de establecer los bits 6 y 7 de MK1L en 1 en los productos de 38 y 44 pines. pags. 470
MK1L, MK1H: Asegúrese de establecer el bit 7 de MK1L en 1 en los productos de 48 pines.
Máscara de interrupción Asegúrese de establecer los bits 1 a 7 de MK1H en 1. pags. 470
registros de bandera
PR0L, PR0H, Asegúrese de establecer los bits 6 y 7 de PR1L en 1 en los productos de 38 y 44 pines. pags. 471
PR1L, PR1H: Asegúrese de establecer el bit 7 de PR1L en 1 en los productos de 48 pines.
Prioridad Asegúrese de establecer los bits 1 a 7 de PR1H a 1. pags. 471
bandera de especificación
registros
EGP, EGN: Asegúrese de borrar los bits 6 y 7 de EGP y EGN a 0 en los 38 y 44 pines pags. 472
Interrupción externa productos
flanco ascendente, Asegúrese de borrar el bit 7 de EGP y EGN a 0 en los productos de 48 pines.
flanco descendente Seleccione el modo de puerto borrando EGPn y EGNn a 0 porque un borde puede ser pags. 472
habilitar registros detectado cuando la función de interrupción externa se cambia a la función de puerto.
Software No utilice las instrucciones RETI para restaurar desde la interrupción del software. pags. 476
interrumpir solicitud
Página 308
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Función
Capítulo
Clasificación
Interrumpir Instrucción BRK La instrucción BRK no es una de las solicitudes de interrupción mencionadas anteriormente. pags. 480
Suave
función instrucciones. Sin embargo, la interrupción del software se activó al ejecutar el BRK
La instrucción hace que se borre el indicador IE. Por lo tanto, incluso si una interrupción enmascarable
Capítulo 18 la solicitud se genera durante la ejecución de la instrucción BRK, la solicitud de interrupción
No se reconoce.
Llave KRM: retorno de clave Para los productos de 38 pines, asegúrese de establecer los bits 2 y 3 de KRM, PM7 y P7 en "0". pags. 482
Suave
interrumpir registro de modo Si alguno de los bits KRM0 a KRM3 utilizados se establece en 1, establezca los bits 0 a 3 (PU70 a PU73) de pags. 482
función el correspondiente registro de resistencia pull-up 7 (PU7) a 1.
Capítulo 19
Si se cambia KRM, se puede establecer el indicador de solicitud de interrupción. Por lo tanto, deshabilitar pags. 482
interrumpe y luego cambia el registro KRM. Borre el indicador de solicitud de interrupción y
Habilitar interrupciones.
Los bits no utilizados en el modo de interrupción de clave se pueden utilizar como puertos normales. pags. 482
Colocarse Función de espera El modo STOP solo se puede usar cuando la CPU está funcionando en el sistema principal pags. 483
Suave
función reloj. La oscilación del reloj del subsistema no se puede detener. El modo HALT puede ser
Se utiliza cuando la CPU está funcionando en el reloj del sistema principal o en el subsistema
Capítulo 20 reloj.
Al cambiar al modo STOP, asegúrese de detener el hardware periférico. pags. 483

operación que funciona con el reloj principal del sistema antes de ejecutar la instrucción STOP.
Se recomienda la siguiente secuencia para reducir la corriente de funcionamiento del A / D pags. 483
convertidor cuando se utiliza la función de espera: primer bit claro 7 (ADCS) y bit 0
(ADCE) del registro del modo convertidor A / D (ADM) a 0 para detener la conversión A / D
operación, y luego ejecute la instrucción STOP.
OSTC: Una vez transcurrido el tiempo anterior, los bits se establecen en 1 en orden desde MOST11 y pags. 484
Oscilación permanecer 1.
tiempo de estabilización El contador de tiempo de estabilización de oscilación cuenta hasta la estabilización de oscilación. pags. 484
estado del contador tiempo establecido por OSTS. Si se ingresa al modo STOP y luego se suelta mientras
Registrarse El reloj de oscilación interno de alta velocidad se está utilizando como reloj de la CPU, configure el
OSTS
OSTS: Para configurar el modo STOP cuando el reloj X1 se utiliza como reloj de la CPU, configure OSTS pags. 485
Suave
Oscilación antes de ejecutar la instrucción STOP.
tiempo de estabilización No cambie el valor del registro OSTS durante la oscilación del reloj X1 pags. 485
seleccione registrarse tiempo de estabilización
El contador de tiempo de estabilización de oscilación cuenta hasta la estabilización de oscilación. pags. 485
tiempo establecido por OSTS. Si se ingresa al modo STOP y luego se suelta mientras
El reloj de oscilación interno de alta velocidad se está utilizando como reloj de la CPU, configure el
OSTS
Page 309
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Función
Capítulo
Clasificación
Colocarse Modo de parada Debido a que la señal de solicitud de interrupción se usa para borrar el modo de espera, si hay pags. 491
Suave
función una fuente de interrupción con el indicador de solicitud de interrupción establecido y el indicador de máscara de interrupción
restablecer, el modo de espera se borra inmediatamente si está configurado. Por lo tanto, el modo STOP es
Capítulo 20 restablecer al modo HALT inmediatamente después de la ejecución de la instrucción STOP y
el sistema vuelve al modo operativo tan pronto como se establece el tiempo de espera utilizando el
ha transcurrido el registro de selección del tiempo de estabilización de la oscilación (OSTS).
Para usar el hardware periférico que detiene la operación en el modo STOP, y el pags. 493
hardware periférico para el cual el reloj que deja de oscilar en el modo STOP
Después de liberar el modo STOP, reinicie el hardware periférico.
Incluso si el software selecciona el oscilador interno de baja velocidad puede ser detenido pags. 493
byte opcional, el reloj de oscilación interno de baja velocidad continúa en el modo STOP en
el estado antes de que se establezca el modo STOP. Para detener el oscilador interno de baja velocidad
oscilación en el modo STOP, deténgalo por software y luego ejecute STOP
instrucción.
Para acortar el tiempo de estabilización de la oscilación después de liberar el modo STOP cuando el pags. 493
La CPU funciona con el reloj del sistema de alta velocidad (oscilación X1), cambia temporalmente
el reloj de la CPU al reloj interno de oscilación de alta velocidad antes de la próxima ejecución
de la instrucción STOP. Antes de cambiar el reloj de la CPU desde la
reloj de oscilación de velocidad al reloj del sistema de alta velocidad (oscilación X1) después del
Se libera el modo STOP, verifique el tiempo de estabilización de la oscilación con la oscilación
Registro de estado del contador de tiempo de estabilización (OSTC).
Si la instrucción STOP se ejecuta cuando AMPH = 1, el suministro del reloj de la CPU es pags. 493
se detuvo de 4.06 a 16.12 µs después de que se libera el modo STOP cuando el
El reloj de oscilación de alta velocidad se selecciona como el reloj de la CPU, o por la duración de 160
relojes externos cuando se selecciona el reloj del sistema de alta velocidad (entrada de reloj externo)
como el reloj de la CPU.
Reiniciar - Para un reinicio externo, ingrese un nivel bajo durante 10 µs o más en el pin RESET. pags. 497
Difícil
función Durante la entrada de reinicio, el reloj X1, el reloj XT1, el reloj interno de oscilación de alta velocidad, pags. 497
y el reloj de oscilación interno de baja velocidad deja de oscilar. Sistema principal externo
Capítulo 21 la entrada del reloj y la entrada del reloj del subsistema externo se vuelven inválidas.
Cuando el modo STOP se libera mediante un reinicio, el contenido del modo STOP se mantiene pags. 497
durante la entrada de reinicio. Sin embargo, los pines del puerto se vuelven de alta impedancia, a excepción de
P130, que está configurado en salida de bajo nivel.
Diagrama de bloques de Un reinicio interno del circuito LVI no reinicia el circuito LVI. pags. 498
función de reinicio
Temporizador de vigilanciaUn reinicio interno del temporizador de vigilancia restablece el temporizador de vigilancia. pags. 499
Desbordamiento
RESF: restablecer No lea datos mediante una instrucción de manipulación de memoria de 1 bit. pags. 505
Suave
bandera de control
Registrarse
Poder- - Si se genera una señal de reinicio interno en el circuito POC, el indicador de control de reinicio pags. 506
Suave
en claro el registro (RESF) se borra a 00H.
circuito Configure el detector de bajo voltaje por software después de que se libere el estado de reinicio (consulte páginas.
Capítulo 22
CAPÍTULO 23 DETECTOR DE BAJA TENSIÓN). 508, 509
En 2.7 V / 1.59 V Se requiere un tiempo de estabilización de oscilación de voltaje de 1.93 a 5.39 ms después del suministro pags. 509
Modo POC el voltaje alcanza 1.59 V (TYP.). Si el voltaje de suministro aumenta de 1.59 V (TYP.) A 2.7
V (TYP.) Dentro de 1.93 ms, el tiempo de estabilización de oscilación de la fuente de alimentación de 0 a 5.39
ms se genera automáticamente antes de reiniciar el procesamiento.
Precauciones para En un sistema donde la tensión de alimentación (V DD ) fluctúa durante un cierto período en el pags. 510
power-on-clear cerca del voltaje de detección de POC (V POC ), el sistema puede reiniciarse repetidamente
circuito y liberado del estado de reinicio. En este caso, el tiempo desde la liberación del reinicio hasta
El inicio de la operación del microcontrolador se puede establecer arbitrariamente tomando el
siguiente acción.
Page 310
(23/26)
Función
Capítulo
Clasificación
Bajo- LVIM: bajo Para detener LVI, siga cualquiera de los procedimientos a continuación. pags. 514
Suave • Cuando use instrucciones de manipulación de memoria de 8 bits: escriba 00H en LVIM.
voltaje detección de voltaje
detector Registrarse • Cuando se utilizan instrucciones de manipulación de memoria de 1 bit: Borrar LVION a 0.
Capítulo 23 El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD . pags. 514
Difícil
Después de que se haya generado un restablecimiento de LVI, no escriba valores en LVIS y LVIM cuando pags. 514
Suave
LVION = 1.
Cuando se usa LVI como una interrupción, si LVION se borra (0) en un estado debajo del LVI pags. 514
detección de voltaje, se genera una señal INTLVI y LVIIF se convierte en 1.
LVIS: bajo Asegúrese de borrar los bits 4 a 7 a "0". pags. 515

detección de voltaje No cambie el valor de LVIS durante la operación de LVI. pags. 515
selección de nivel
Cuando se detecta un voltaje de entrada desde el pin de entrada externo (EXLVI), la detección pags. 515
Registrarse
el voltaje (V EXLVI = 1.21 V (TYP.)) es fijo. Por lo tanto, no es necesario configurar LVIS.
Después de que se haya generado un restablecimiento de LVI, no escriba valores en LVIS y LVIM cuando pags. 515
LVION = 1.
Al detectar <1> siempre debe ejecutarse. Cuando LVIMK = 0, puede ocurrir una interrupción pags. 517
nivel de suministro inmediatamente después del procesamiento en <4>.
voltaje (V DD ) Si la tensión de alimentación (V DD ) ≥ tensión de detección (V LVI ) cuando LVIMD se establece en 1, un pags. 517
No se genera la señal de reinicio.
Al detectar <1> siempre debe ejecutarse. Cuando LVIMK = 0, puede ocurrir una interrupción pags. 520
nivel de entrada inmediatamente después del procesamiento en <3>.
voltaje de Si el voltaje de entrada desde el pin de entrada externo (EXLVI) ≥ voltaje de detección (V EXLVI = 1.21 V pags. 520
pin de entrada externa (TYP.)) Cuando LVIMD se establece en 1, no se genera una señal de reinicio interno.
(EXLVI)
El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD . pags. 520
Difícil
Al detectar El voltaje de entrada del pin de entrada externo (EXLVI) debe ser EXLVI <V DD . pags. 525
nivel de entrada
voltaje de
pin de entrada externa
(EXLVI)
Precauciones para baja- En un sistema donde la tensión de alimentación (V DD ) fluctúa durante un cierto período en el pags. 527
Suave
Detector de voltaje cerca del voltaje de detección de LVI (V LVI ), la operación es la siguiente dependiendo de
cómo se usa el detector de bajo voltaje.
El sistema puede reiniciarse repetidamente y liberarse del estado de reinicio.
En este caso, el tiempo desde la liberación del reinicio hasta el inicio de la operación del
El microcontrolador se puede configurar de forma arbitraria mediante la acción (1) a continuación.
Las solicitudes de interrupción pueden generarse con frecuencia. Tome (b) la acción (2) a continuación.
Opción 0082H, 0083H / Asegúrese de configurar 00H en 0082H y 0083H (0082H / 1082H y 0083H / 1083H cuando pags. 530
Suave
byte 1082H, 1083H se usa la función de intercambio de arranque).
0080H / 1080H Establezca un valor que sea igual al de 0080H a 1080H porque 0080H y 1080H pags. 530
Capítulo 24
se cambian durante la operación de intercambio de arranque.
0081H / 1081H POCMODE solo se puede escribir utilizando un programador de memoria flash dedicado. Eso pags. 530
no se puede configurar durante la auto programación o la operación de intercambio de arranque durante el auto
programación (en este momento, se establece el modo POC de 1,59 V (predeterminado)). Sin embargo, porque
el valor de 1081H se copia a 0081H durante la operación de intercambio de arranque, es
recomienda establecer un valor que sea el mismo que el de 0081H a 1081H cuando el
Se utiliza la función de intercambio de arranque.
0084H / 1084H Asegúrese de configurar 00H (deshabilitar la operación de depuración en chip) a 0084H para productos que no pags. 531
equipado con la función de depuración en chip ( μ PD78F0511, 78F0512, 78F0513,
78F0514 y 78F0515). También configure 00H a 1084H porque 0084H y 1084H son
cambiado durante la operación de intercambio de arranque.
Página 311
(24/26)
Función
Capítulo
Clasificación
Opción 0084H / 1084H Para usar la función de depuración en chip con un producto equipado con la depuración en chip pags. 531
Suave
byte función ( µ PD78F0513D, 78F0515D), configure 02H o 03H en 0084H. Establecer un valor que sea
igual que el de 0084H a 1084H porque 0084H y 1084H están conmutados
Capítulo 24 durante la operación de intercambio de arranque.
0080H / 1080H La combinación de WDCS2 = WDCS1 = WDCS0 = 0 y WINDOW1 = WINDOW0 pags. 532
= 0 está prohibido.
El temporizador de vigilancia continúa su funcionamiento durante la auto programación y EEPROM pags. 532
emulación de la memoria flash. Durante el procesamiento, la interrupción reconoce el tiempo
está retrasado. Establezca el tiempo de desbordamiento y el tamaño de la ventana tomando este retraso en
consideración.
Si LSROSC = 0 (el software puede detener la oscilación), el reloj de conteo no es pags. 532
suministrado al temporizador de vigilancia en los modos HALT y STOP, independientemente de
ajuste del bit 1 (LSRSTOP) del registro del modo de oscilación interno (RCM).
Cuando el temporizador de 8 bits H1 funciona con el reloj interno de oscilación de baja velocidad, el
el reloj de conteo se suministra al temporizador H1 de 8 bits incluso en el modo HALT / STOP.
Asegúrese de borrar el bit 7 a "0". pags. 532
0081H / 1081H Asegúrese de borrar los bits 7 a 1 a "0". pags. 533
Destello IMS: interno Asegúrese de configurar cada producto a los valores que se muestran en la Tabla 25-1 después de una versión de reinicio. pags. 535
Suave
memoria tamaño de la memoria Asegúrese de configurar cada producto a los valores que se muestran en la Tabla 25-2 después de una versión de reinicio. pags. 536
registro de conmutación,
Capítulo 25 IXS: interno
RAM de expansión
cambio de tamaño
Registrarse
Reloj de la operación Solo se puede usar el reloj de oscilación interno de alta velocidad (f RH ) cuando se usa CSI10. pags. 549
Solo se puede usar el reloj X1 (f X ) o el reloj del sistema principal externo (f EXCLK ) cuando pags. 549
Se utiliza UART6.
Procesamiento de Para productos sin una función de depuración en chip, con una memoria flash de 48 KB o pags. 550
P31, pines P121 más ( µ PD78F0514 y 78F0515), y tener un rango de producto de "I", "K" o "E", y
para el producto con una función de depuración en chip ( µ PD78F0513D y 78F0515D),
conecte P31 / INTP2 / OCD1A y P121 / X1 / OCD0A de la siguiente manera al escribir el flash
memoria con un programador de memoria flash.
• P121 / X1 / OCD0A: cuando utilice este pin como puerto, conéctelo a V SS a través de un
resistencia (10 kΩ: recomendado) (en el modo de entrada) o dejar

se abre (en el modo de salida).
La conexión anterior no es necesaria al escribir la memoria flash mediante
auto programación
Seleccionando Cuando se selecciona UART6, el reloj de recepción se calcula en función del reinicio pags. 552
comunicación comando enviado desde el programador de memoria flash dedicado después del FLMD0
modo Se ha recibido el pulso.
Configuraciones de seguridad
Una vez establecida la configuración de seguridad para el borrado por lotes, no se puede borrar pags. 554
Difícil el dispositivo. Además, incluso si se ejecuta un comando de escritura, los datos son diferentes de
lo que ya se ha escrito en la memoria flash no se puede escribir porque
el comando borrar está deshabilitado.
Si se ha aplicado una configuración de seguridad que reescribe el clúster de arranque 0, el clúster de arranque 0 de pags. 554
ese dispositivo no se reescribirá.
Comando EPV Al ejecutar el intercambio de arranque, no use el comando EPV con el dedicado páginas.
uso programador de memoria flash.
556, 564
Memoria flash La función de programación automática no se puede utilizar cuando la CPU funciona con pags. 557
programación por reloj del subsistema
auto programación Ingrese un nivel alto al pin FLMD0 durante la auto programación. pags. 557
Página 312
(25/26)
Función
Capítulo
Clasificación
Memoria flash memoria flash Asegúrese de ejecutar la instrucción DI antes de comenzar la auto programación. pags. 557
Suave
programación La función de auto programación verifica los indicadores de solicitud de interrupción (IF0L, IF0H,
por sí mismo IF1L e IF1H). Si se genera una solicitud de interrupción, la auto programación es
Capítulo 25 programación detenido.
La programación automática también se detiene por una solicitud de interrupción que no está enmascarada pags. 557
incluso en el estado DI. Para evitar esto, enmascare la interrupción utilizando la interrupción
registros de banderas de máscara (MK0L, MK0H, MK1L y MK1H).
Asigne el programa de entrada para la auto programación en el área común de 0000H pags. 557
a 7FFFH.
Depuración en chip μ PD78F0513D, Los μ PD78F0513D y 78F0515D tienen una función de depuración en chip. No utilice pags. 566
Difícil
función 78F0515D estos productos para la producción en masa porque no se puede garantizar su fiabilidad
( μ PD78F0513D después de que se haya utilizado la función de depuración en chip, dada la cuestión del número
Capítulo 26
y 78F0515D de veces la memoria flash se puede reescribir. NEC Electronics no acepta
solamente) quejas sobre estos productos.
Cuando Ingrese el reloj desde el pin OCD0A / X1 durante la depuración en chip. pags. 566
OCD0A / X1 Controle los pines OCD0A / X1 y OCD0B / X2 tirando externamente hacia abajo pags. 566
y Pin OCD1A / P31 o usando un circuito externo usando el pin P130 (que sale
OCD0B / X2 son un nivel bajo cuando se reinicia el dispositivo).
usado
Eléctrico μ PD78F0513D, Los μ PD78F0513D y 78F0515D tienen una función de depuración en chip. No utilice pags. 582
Difícil
especificaciones 78F0515D estos productos para la producción en masa porque no se puede garantizar su fiabilidad
después de que se haya utilizado la función de depuración en chip, dada la cuestión del número
de veces la memoria flash se puede reescribir. NEC Electronics no acepta
quejas sobre estos productos.
Absoluto La calidad del producto puede verse afectada si se supera la calificación máxima absoluta incluso páginas.
máximo momentáneamente para cualquier parámetro. Es decir, las calificaciones máximas absolutas son 582, 583,
Capítulos 28, 29, 30, 31.
calificaciones valores nominales a los que el producto está a punto de sufrir daños físicos, 603, 604,
y, por lo tanto, el producto debe usarse en condiciones que garanticen que 622, 623,
No se exceden las clasificaciones máximas absolutas. 641, 642
Oscilador X1 Cuando use el oscilador X1, cablee de la siguiente manera en el área encerrada por el roto páginas.
caracteristicas líneas en las figuras anteriores para evitar un efecto adverso de la capacitancia del cableado. 584, 605,
• Mantenga la longitud del cableado lo más corta posible. 624, 643
• No dirija el cableado cerca de una línea de señal a través de la cual fluctúa
• Siempre haga que el punto de tierra del condensador del oscilador tenga el mismo potencial que
V SS .
• No conecte a tierra el capacitor a un patrón de tierra a través del cual una corriente alta
fluye
Dado que la CPU se inicia mediante el reloj interno de oscilación de alta velocidad después de un reinicio páginas.
suelte, verifique el tiempo de estabilización de la oscilación del reloj X1 usando la oscilación 584, 605,
Registro de estado del contador de tiempo de estabilización (OSTC) por parte del usuario. Determina el 624, 643
tiempo de estabilización de oscilación del registro OSTC y estabilización de oscilación
registro de selección de tiempo (OSTS) después de evaluar suficientemente la oscilación
tiempo de estabilización con el resonador a utilizar.
Página 313
(26/26)
Función
Capítulo
Clasificación
Eléctrico Oscilador XT1 Cuando use el oscilador XT1, conecte de la siguiente manera en el área encerrada por el páginas.
Difícil
especificaciones caracteristicas líneas discontinuas en la figura anterior para evitar un efecto adverso del cableado 585, 606,
capacidad 625, 644
• No dirija el cableado cerca de una línea de señal a través de la cual fluctúa
Capítulos 28, 29, 30, 31. • Siempre haga que el punto de tierra del condensador del oscilador tenga el mismo potencial que
V SS .
• No conecte a tierra el capacitor a un patrón de tierra a través del cual una corriente alta
fluye
El oscilador XT1 está diseñado como un circuito de baja amplitud para reducir la potencia. páginas.
consumo, y es más propenso al mal funcionamiento debido al ruido que el X1 585, 606,
oscilador. Por lo tanto, se requiere un cuidado especial con el método de cableado cuando el 625, 644
Se utiliza el reloj XT1.
Recomendado Las constantes del oscilador que se muestran arriba son valores de referencia basados en la evaluación. páginas.
oscilador en un entorno específico por el fabricante del resonador. Si es necesario 586, 587
constantes optimizar las características del oscilador en la aplicación real, aplicar a la
fabricante de resonadores para evaluación en el circuito de implementación. los
El voltaje de oscilación y la frecuencia de oscilación solo indican el oscilador
característica. Utilice el 78K0 / KC2 para que las condiciones de funcionamiento interno sean
dentro de las especificaciones de las características de CC y CA.
Recomendado - No utilice diferentes métodos de soldadura juntos (excepto para calentamiento parcial). pags. 665
Difícil
soldadura
condiciones
Capítulo 33
Espere - Cuando la CPU está funcionando en el reloj del subsistema y el hardware periférico pags. 667
Suave
el reloj se detiene, no acceda a los registros enumerados anteriormente utilizando un acceso
método en el que se emite una solicitud de espera.
Capítulo 34
Página 314
APÉNDICE E HISTORIAL DE REVISIONES
E.1 Revisiones principales en esta edición

(1/6)
Página Descripción Clasificación
En todo Adición de productos de grado (A2) (re)

μ PD78F0511GA (A2) -GAM-AX, 78F0511GB (A2) -GAF-AX, 78F0512GA (A2) -GAM-AX,
78F0512GB (A2) -GAF-AX, 78F0513GA (A2) -GAM-AX, 78F0513GB (A2) -GAF-AX,
78F0514GA (A2) -GAM-AX, 78F0515GA (A2) -GAM-AX
(A) productos de grado: En desarrollo → En producción en masa
Adición de productos de 38 pines (en desarrollo)

μ PD78F0511MC-GAA-AX, 78F0512MC-GAA-AX, 78F0513MC-GAA-AX, 78F0513DMC-GAA-AX
CAPÍTULO 2 FUNCIONES PIN
pp. 33 a 35 Adición de la Nota 1 a la Lista de funciones de 2.1 pines (C)
pags. 38 Adición de Precaución 1 y Observación a 2.2.3 P20 a P27 (puerto 2) (discos compactos)
pags. 39 Modificación de la Precaución 2 y adición de la descripción de QB-MINI2 a la Observación 2 en 2.2.4 P30 a P33 (discos compactos)
(puerto 3)
pags. 39 Adición de precaución a 2.2.5 P40 y P41 (puerto 4) (discos compactos)
pags. 40 Adición de precaución y observación a 2.2.7 P70 a P75 (puerto 7) (discos compactos)
pags. 41 Modificación de la precaución y adición de la descripción de QB-MINI2 a la Observación 2 en 2.2.8 P120 a (discos compactos)
P124 (puerto 12)
pags. 43 Adición de la Nota 2 y modificación de la Nota 3 en la Tabla 2-2 Tipos de circuitos de E / S de pin (1/2) (discos compactos)
pags. 44 Tabla 2-2 Tipos de circuito de E / S de pin (2/2) (discos compactos)

• Modificación de la conexión recomendada del pin RESET
• Adición de la Nota 1 , modificación de la Nota 4
CAPÍTULO 3 ARQUITECTURA DE LA CPU
pags. 47 Adición de Nota a la Tabla 3-1 Valores establecidos del Registro de cambio de tamaño de memoria interna (IMS) y (C)
Registro de cambio de tamaño de RAM de expansión interna (IXS)
pags. 74 Adición de la Nota 2 a la Tabla 3-7 Lista de registro de funciones especiales (4/4) (C)
CAPÍTULO 4 FUNCIONES PORTUARIAS
pags. 87 Adición de la Nota 1 a la Figura 4-1 Tipos de puertos (re)
pags. 88 Adición de la Nota 1 a la Tabla 4-2 Funciones del puerto (1/2) (discos compactos)
pags. 89 Adición de una descripción de productos de 38 pines a la Tabla 4-3 Configuración de puertos (re)
pags. 97 Adición de Nota y Precaución 2 a 4.2.3 Puerto 2 (discos compactos)
pags. 98 Adición de nota a la figura 4-9 Diagrama de bloques de P20 a P27 (re)
pags. 99 Modificación de la Precaución 2 y adición de la descripción en QB-MINI2 a la Observación 2 , en 4.2.4 Puerto 3 (discos compactos)
pags. 102 Adición de precaución a 4.2.5 Puerto 4 (solo productos de 44 y 48 pines) (C)
pags. 105 Adición de Nota y Precaución al 4.2.7 Puerto 7 (discos compactos)
pags. 105 Adición de la Nota 1 a la Figura 4-16 Diagrama de bloques de P70 a P75 (re)
pags. 106 Modificación de la Precaución 2 y adición de la descripción en QB-MINI2 a la Observación 2 , en 4.2.8 Puerto 12 (discos compactos)
pags. 112 Modificación de precaución en la Figura 4-21 Formato del registro de modo de puerto (discos compactos)
pags. 113 Adición de precaución a la figura 4-22 Formato del registro de puertos (discos compactos)
pags. 115 Adición de Nota al 4.3 (4) registro de configuración de puerto A / D (ADPC) (re)
pags. 115 Adición de Precaución 3 a la Figura 4-24 Formato del Registro de configuración de puertos A / D (ADPC) (discos compactos)
El comentario "Clasificación" en la tabla anterior clasifica las revisiones de la siguiente manera.

(a): corrección de errores, (b): adición / cambio de especificaciones, (c): adición / cambio de descripción o nota,
(d): adición / cambio de paquete, número de parte o división de gestión, (e): adición / cambio de relacionados
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(2/6)
pags. 118 Adición de la Nota 1 a la Tabla 4-5 Configuración del registro del modo de puerto y el bloqueo de salida al usar (re)
Función alternativa
CAPÍTULO 5 GENERADOR DE RELOJ
pags. 124 Modificación de las precauciones 2 y 3 (descripción del período de detención del suministro del reloj de la CPU) en la Figura 5- (si)
2 Formato del registro de selección del modo de operación del reloj (OSCCTL)
pags. 137 Adición de las Notas 1 y 2 a la Figura 5-12 Operación del generador de reloj cuando la fuente de alimentación (C)
El voltaje está encendido (cuando el modo POC de 1.59 V está configurado (Byte de opción: POCMODE = 0))
pags. 140 Modificación de la nota en 5.6.1 (1) <1> Configuración de frecuencia (registro OSCCTL) (si)
pags. 148 Adición de nota a la Figura 5-14 Diagrama de transición del estado del reloj de la CPU (cuando 1.59 V POC (discos compactos)
El modo está configurado (Byte de opción: POCMODE = 0))
pags. 153 Modificación de los períodos de parada de suministro del reloj de la CPU después de configurar AMPH = 1, en la Tabla 5-6 Cambio (si)
Reloj de la CPU
CAPÍTULO 6 TEMPORIZADOR DE 16 BITS / CONTADOR DE EVENTOS 00
Todo • Salida de pin TO00 → salida TO00 (a, c)

capítulo • Adición de salida TO00 en diagrama de bloques
pags. 167 Adición de explicación a la Figura 6-8 Formato del registro de control de salida de temporizador de 16 bits 00 (C)
(TOC00)
pags. 169 Adición de las Notas 1 y 2 y modificación de la Nota 3 en la Figura 6-9 Formato del modo Prescaler (antes de Cristo)
Registrarse 00 (PRM00)
pags. 218 Adición de explicación a 6.5.1 Reescritura de CR010 durante la operación TM00 (C)
CAPÍTULO 7 TEMPORIZADOR DE 8 BITS / CONTADOR DE EVENTOS 50 Y 51
Todo • Salida TO50 pin → Salida TO50, salida TO51 pin → Salida TO51 (a, c)
capítulo • Adición de TO50, salida TO51 en diagrama de bloques
pags. 227 Adición de las Notas 1 y 2 a la Figura 7-5 Formato del Registro de selección de reloj temporizador 50 (TCL50) (antes de Cristo)
pags. 228 Adición de las Notas 1 y 2 a la Figura 7-6 Formato del Registro de selección de reloj temporizador 51 (TCL51) (antes de Cristo)
pags. 230 Adición de Precaución 4 a la Figura 7-7 Formato del Registro de control de modo de temporizador de 8 bits 50 (TMC50) (antes de Cristo)
y Figura 7-8 Formato del registro de control de modo de temporizador de 8 bits 51 (TMC51)
CAPÍTULO 8 TEMPORIZADORES DE 8 BITS H0 Y H1
Todo • Salida pin TOH0 → Salida TOH0, salida pin TOH1 → Salida TOH1 (a, c)
capítulo • Adición de salida TOH0, TOH1 en diagrama de bloques
• Modificación parcial de la descripción en la salida PWM
pp. 246, 247 Adición de las Notas 1 y 2 y Precaución 3 a la Figura 8-5 Formato del registro de modo H del temporizador de 8 bits 0 (antes de Cristo)
(TMHMD0)
pp. 248, 249 Adición de las Notas 1 y 2 y Precaución 4 a la Figura 8-6 Formato del registro de modo H del temporizador de 8 bits 1 (antes de Cristo)
(TMHMD1)
pags. 261 Adición de comentarios a la Figura 8-13 Tiempo de transferencia (C)
págs. 264, 265 Adición de comentarios a la Figura 8-15 Tiempo de operación del modo generador de portador (C)
CAPÍTULO 9 TEMPORIZADOR DE RELOJ
pags. 270 Adición de nota a la Figura 9-2 Formato del registro del modo de operación del temporizador de reloj (WTM) (antes de Cristo)
CAPÍTULO 10 TEMPORIZADOR DE WATCHDOG
pp. 277, 278 Modificación de la Precaución 5 en 10.4.1 Operación de control del temporizador de vigilancia , Precaución 2 en la Tabla (C)
10-3 Configuración del tiempo de desbordamiento del temporizador de vigilancia y precaución 2 en la Tabla 10-4 Configuración
Período de apertura de ventana del temporizador de vigilancia

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CAPÍTULO 11 CONTROLADOR DE SALIDA DEL RELOJ (SOLO PRODUCTOS DE 48 PINES)
pags. 282 Adición de la Nota 1 a la Figura 11-2 Formato del registro de selección de salida de reloj (CKS) (antes de Cristo)
CAPÍTULO 12 CONVERTIDOR A / D
Todo Aclaración de la diferencia en el número de canales del convertidor A / D entre productos de 38 pines y otros (re)
capítulo productos
pags. 287 Modificación del formato de la figura 12-3 del registro del modo convertidor A / D (ADM) (C)
pags. 287 Modificación de la configuración de la Tabla 12-1 de ADCS y ADCE (C)
pags. 288 Modificación de la Figura 12-4 Tabla de tiempos cuando se usa el comparador (C)
pags. 292 Adición de nota y precaución 4 a la figura 12-8 Formato de la especificación del canal de entrada analógica (discos compactos)
Registrarse (ADS)
pags. 293 Adición de Precaución 3 a la Figura 12-9 Formato del Registro de configuración de puertos A / D (ADPC) (discos compactos)
pags. 294 Adición de precaución a la figura 12-10 Formato del modo de puerto Registro 2 (PM2) (discos compactos)
CAPÍTULO 13 INTERFAZ SERIE UART0
pags. 308 Modificación de la Figura 13-1 Diagrama de bloques de la interfaz serial UART0 (C)
pp. 313, 314 Adición de la Nota 1 y modificación de la Nota 2 en la Figura 13-4 Formato del generador de velocidad en baudios (antes de Cristo)
Registro de control 0 (BRGC0)
pags. 323 Adición de las Notas 1 y 2 a la Tabla 13-4 Valor establecido de TPS01 y TPS00 (antes de Cristo)
CAPÍTULO 14 INTERFAZ SERIE UART6
pags. 332 Modificación de la Figura 14-4 Diagrama de bloques de la interfaz serial UART6 (C)
pags. 338 Adición de las Notas 1 y 2 y modificación de la Nota 3 en la Figura 14-8 Formato de selección de reloj (antes de Cristo)
Registro 6 (CKSR6)
pags. 359 Adición de las notas 1 y 2 a la tabla 14-4 Valor establecido de TPS63 a TPS60 (antes de Cristo)
CAPÍTULO 15 INTERFAZ SERIE CSI10
pp. 368, 369 Adición de las Notas 1 y 2 a la Figura 15-3 Formato del Registro de selección de reloj serial 10 (CSIC10) (antes de Cristo)
pags. 382 Adición de precaución a 16.1 Funciones de la interfaz serial IIC0 (C)
pags. 399 Adición de las Notas 1 y 2 a la Tabla 16-2 Configuración del reloj de selección (si)
pags. 453 Adición de precaución antes de 17.1 Funciones del multiplicador / divisor (C)
pags. 454 Modificación de la figura 17-1 Diagrama de bloques del multiplicador / divisor (una)
pags. 458 Modificación de la descripción en 17.4.1 Operación de multiplicación (una)
pags. 459 Modificación de la Figura 17-6 Diagrama de operación de multiplicación (00DAH × 0093H) (una)
pags. 460 Modificación de la descripción en 17.4.2 Operación de división (una)
pags. 461 Modificación de la Figura 17-7 Diagrama de operación de división (DCBA2586H ÷ 0018H) (una)
Todo Aclaración de la diferencia en el número de fuentes de interrupción entre productos de 48 pines y otros (re)
capítulo productos
pags. 463 Modificación de la Nota 4 en la Tabla 18-1 Lista de fuentes de interrupción (1/2) (C)
pags. 467 Modificación de la Nota 2 y adición de las Notas 3 , 4 , 6 y 8 a 10 a la Tabla 18-2 Banderas (C)
Correspondiente a fuentes de solicitud de interrupción
pags. 468 Modificación de la Precaución 1 en la Figura 18-2 Formato de registros de indicador de solicitud de interrupción (IF0L, (re)
IF0H, IF1L, IF1H)

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pags. 470 Modificación de la Precaución 1 en la Figura 18-3 Formato de los registros de bandera de máscara de interrupción (MK0L, (re)
MK0H, MK1L, MK1H)
pags. 471 Modificación de la Precaución 1 en la Figura 18-4 Formato de registros de bandera de especificación de prioridad (PR0L, (re)
PR0H, PR1L, PR1H)
pags. 472 Modificación de precaución en la Figura 18-5 Formato de habilitación de borde ascendente de interrupción externa (re)
Registro (EGP) y Registro de habilitación de borde descendente de interrupción externa (EGN)
Todo Aclaración de la diferencia en el número de pines de entrada de interrupción clave entre productos de 38 pines y otros (re)
capítulo productos
pags. 482 Adición de la precaución 1 a la Figura 19-2 Formato del registro de modo de retorno de clave (KRM) (re)
pp. 492, 493 Modificación de la descripción en la interfaz serial IIC0 y Precaución 4 (descripción con respecto al reloj de la CPU (antes de Cristo)
período de parada de suministro) en la Tabla 20-3 Estados de funcionamiento en modo STOP
pags. 493 Modificación de la Figura 20-5 Tiempo de operación cuando se libera el modo STOP (cuando (C)
Solicitud de interrupción sin máscara se genera)
pp. 494, 495 Modificación de la Figura 20-6 Liberación del modo STOP por generación de solicitud de interrupción (C)
pags. 502 Adición de la Nota 5 a la Tabla 21-2 Estados de hardware después del reconocimiento de reinicio (1/3) (C)
pags. 508 Modificación de las Notas 1 y 2 y adición de la Nota 3 a la Figura 22-2 Momento de la generación de (re)
Señal de reinicio interno por circuito de encendido al despejar y detector de bajo voltaje (1/2)
pags. 509 Modificación de la Nota 1 en la Figura 22-2 Momento de la generación de la señal de reinicio interno por Power- (re)
Detector de circuito de baja tensión y de bajo voltaje (2/2)
pags. 513 Modificación de la explicación en 23.3 (1) Registro de detección de bajo voltaje (LVIM) (C)
pags. 514 Adición de las Notas 1 y 4 y las Precauciones 3 y 4 a la Figura 23-2 Formato de bajo voltaje (C)
Registro de detección (LVIM)
pags. 515 Modificación de la explicación en 23.3 (2) Registro de selección de nivel de detección de bajo voltaje (LVIS) (C)
pags. 515 Adición de las Notas 1 y 2 y Precaución 4 a la Figura 23-3 Formato del nivel de detección de bajo voltaje (C)
Registro de selección (LVIS)
pp. 523, 524 Adición de la Nota 3 a la Figura 23-7 Momento de la generación de la señal de interrupción del detector de bajo voltaje (C)
(Detecta el nivel de voltaje de suministro (V DD ))
pags. 526 Adición de la Nota 3 a la Figura 23-8 Momento de la generación de la señal de interrupción del detector de bajo voltaje (C)
págs. 528, 529 Modificación de la figura 23-9 Ejemplo de procesamiento de software después de la liberación de reinicio (C)
pags. 530 Modificación de la explicación en 24.1 (2) 0081H / 1081H (re)
pags. 532 Modificación de la precaución 2 en la figura 24-1 Formato del byte de opción (1/2) (C)
pags. 536 Adición de nota a la Tabla 25-1 Configuración del registro de cambio de tamaño de memoria interna y Tabla 25- (C)
2 Configuración de registro de cambio de tamaño de RAM de expansión interna
pags. 537 Adición de (a) productos de 38 pines a la Tabla 25-3 Cableado entre 78K0 / KC2 y Flash dedicado (re)
Programador de memoria

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Página 318
(5/6)
pp. 539, 540 Adición de la Figura 25-3 Ejemplo de adaptador de cableado para escritura de memoria flash en serie de 3 hilos (re)
Modo de E / S (CSI10) (productos de 38 pines) y Figura 25-4 Ejemplo de adaptador de cableado para flash
Escritura de memoria en modo UART (UART6) (productos de 38 pines)
pags. 550 Modificación de Precaución 3 en 25.6.6 Otros pines de señal (C)
pags. 556 Adición de precaución a la Tabla 25-12 Tiempo de procesamiento para cada comando cuando PG-FP4 es (C)
Usado (referencia)
pp. 559 a Modificación del tiempo de procesamiento de la tabla 25-13 para la biblioteca de auto programación y la tabla 25-14 (C)
563 Tiempo de respuesta de interrupción para la biblioteca de auto programación
pags. 564 Adición de precaución a 25.10.1 Función de intercambio de arranque (C)
pags. 564 Modificación y adición de Observación a la Figura 25-21 Función de intercambio de arranque (C)
pags. 565 Modificación de la Figura 25-22 Ejemplo de ejecución de intercambio de arranque (C)
CAPÍTULO 26 FUNCIÓN DE DEPURACIÓN EN CHIP ( μ PD78F0513D Y 78F0515D SOLAMENTE)
pags. 566 Revisión de 26.1 Conexión de QB-78K0MINI o QB-MINI2 a μ PD78F0513D y 78F0515D (discos compactos)
pags. 568 Adición de 26.2 áreas reservadas utilizadas por QB-78K0MINI y QB-MINI2 (C)
pp. 582, 583 Índices absolutos máximos (si)

• Adición de voltaje de entrada de pin REGC
• Adición del pin FLMD0 a la condición del voltaje de entrada (V I1 )
• Modificación de la temperatura de almacenamiento.
pags. 584 Adición de la nota 2 a las características del oscilador X1 (si)
pags. 585 Características del oscilador interno (si)

• Modificación de TYP. valor de la frecuencia interna del reloj de oscilación de alta velocidad (f RH ) cuando RSTS = 0
589, 591, Características DC (si)

592 • Adición de pines EXCLK y EXCLKS a las condiciones de voltaje de entrada, alto (V IH1 ) y voltaje de entrada,
bajo (V IL1 )
• Modificación de las Notas 1 , 2 , 5 y 6 y adición de la Nota 4 para suministrar corriente
• Modificación de la corriente de operación del convertidor A / D (I ADC )
• Modificación de la Nota 2 de la corriente de funcionamiento del temporizador de vigilancia (I WDT )
pags. 593 Características de CA (1) Operación básica (si)

• Adición de frecuencia de reloj de hardware periférico (f PRS )
• Modificación de la entrada del reloj del sistema principal externo ancho de alto nivel, ancho de bajo nivel (f XCLKH , f XCLKL )
• Modificación de la entrada del reloj del subsistema eterno ancho de alto nivel, ancho de bajo nivel (f XCLKSH , f XCLKSL )
• Adición de las Notas 2 y 3.
pp. 596 a Características de CA (2) Interfaz en serie (si)

598 • Revisión de (c) IIC0 y (d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
• Modificación del tiempo de retraso de SCK10 ↓ a salida SO10 (t KSO2 ) en (e) CSI10 (modo esclavo,
SCK10 ... salida de reloj externo)

• Modificación del diagrama de temporización de transferencia en serie IIC0
pags. 603 Índices absolutos máximos (si)

• Adición de voltaje de entrada de pin REGC
• Adición del pin FLMD0 a la condición del voltaje de entrada (V I1 )
pags. 605 Adición de la nota 2 a las características del oscilador X1 (si)
pags. 606 Características del oscilador interno (si)

• Modificación de TYP. valor de la frecuencia interna del reloj de oscilación de alta velocidad (f RH ) cuando RSTS = 0

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Página 319
(6/6)
pp. 610, 611 Características DC (si)

• Modificación de MAX. valor de la corriente de suministro en modo operativo (I DD1 ) y modo HALT (I DD2 ),
durante la oscilación del reloj del subsistema

• Modificación de las Notas 1 , 2 , 5 y 6 y adición de la Nota 4 para suministrar corriente
• Modificación de la corriente de operación del convertidor A / D (I ADC )
• Modificación de la Nota 2 de la corriente de funcionamiento del temporizador de vigilancia (I WDT )
pags. 612 Características de CA (1) Operación básica (si)

• Adición de frecuencia de reloj de hardware periférico (f PRS )
• Modificación de la entrada del reloj del sistema principal externo ancho de alto nivel, ancho de bajo nivel (f EXCLKH , f EXCLKL )
• Modificación de la entrada del reloj del subsistema externo ancho de alto nivel, ancho de bajo nivel (f EXCLKSH , f EXCLKSL )
• Adición de las Notas 2 y 3.
pp. 615 a Características de CA (2) Interfaz en serie (si)

617 • Revisión de (c) IIC0 y (d) CSI10 (modo maestro, SCK10 ... salida de reloj interno)
• Modificación del tiempo de retraso de SCK10 ↓ a salida SO10 (t KSO2 ) en (e) CSI10 (modo esclavo,
SCK10 ... salida de reloj externo)

• Modificación del diagrama de temporización de transferencia en serie IIC0
pags. 621 Modificación del número de reescrituras por chip (C erwr ) en la Programación de Memoria Flash (si)
Caracteristicas
pags. 622 Adición de capítulo (b, d)
pags. 641 Adición de capítulo (b, d)
pags. 660 Adición del dibujo del paquete de SSOP de plástico de 38 pines (7,62 mm (300)) (re)
CAPÍTULO 33 CONDICIONES DE SOLDADURA RECOMENDADAS
pags. 665 Modificación del comentario (re)
pags. 669 Adición de la Nota 1 y modificación de la Nota 4 en la Figura A-1 Configuración de la herramienta de desarrollo (discos compactos)
(1/3)
pags. 670 Adición de la Nota 1 a la Figura A-1 Configuración de la herramienta de desarrollo (2/3) (C)
pags. 671 Adición de la Figura A-1 Configuración de la herramienta de desarrollo (3/3) (re)
pags. 672 Modificación de la Nota 1 en el software de procesamiento de lenguaje A.2 (C)
pags. 674 Adición de A.4.2 Al usar el emulador de depuración en chip con la función de programación QB-MINI2 (re)
pags. 675 Adición de información sobre productos de 38 pines y modificación del Comentario 1 en A.5.1 Al usar (re)
emulador en circuito QB-78K0KX2
pags. 676 Adición de A.5.3 Al usar el emulador de depuración en chip con la función de programación QB-MINI2 (re)

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E.2 Historial de revisiones de ediciones anteriores
Aquí está el historial de revisiones de las ediciones anteriores. Capítulo indica el capítulo de cada edición.
(1/11)
Edición Descripción Capítulo
2do Adición de Nota sobre un producto con función de depuración en chip y modificación de funcionamiento CAPÍTULO 1
temperatura ambiente en 1.1 Características CONTORNO
Adición de productos de grado especial que admiten equipos automotrices a 1.2 Aplicaciones
Modificación de 1.3 Información de pedido
Adición de LQFP de plástico de 44 pines (10x10), LQFP de plástico de 48 pines (7x7), Nota y modificación de
Precaución 1 en 1.4 Configuración de pines (Vista superior)
Modificación de los siguientes elementos en la lista de funciones en 1.5 78K0 / Kx2 Series Lineup
• Rango de voltaje de suministro del reloj de oscilación interno de baja velocidad
• Tensión de detección de POC
• Temperatura ambiente de funcionamiento
Adición de pin a "Depuración en chip" en 1.6 Diagrama de bloques
Modificación de los siguientes elementos en 1.7 Esquema de funciones

• Rango de frecuencia de oscilación del reloj del sistema de alta velocidad
• Rango de voltaje de suministro del reloj de oscilación interno de baja velocidad
• Temperatura ambiente de funcionamiento
• paquete
Modificación del esquema del temporizador en 1.7 Esquema de funciones
Modificación de las fuentes de alimentación del búfer de E / S de pines de la tabla 2-1 CAPÍTULO 2 PIN
FUNCIONES
Adición de nota a la lista de funciones de 2.1 pines
Modificación de descripciones en 2.2.11 AV REF
Adición de precaución a 2.2.14 REGC
Modificación de la conexión recomendada de pines no utilizados de P121 / X1, P122 / X2 / EXCLK,

P123 / XT1 y P124 / XT2 / EXCLKS en la Tabla 2-2 Tipos de circuitos de E / S de pin
Modificación de la Tabla 3-1 Valores establecidos del Registro de cambio de tamaño de memoria interna (IMS) CAPÍTULO 3 CPU
y registro de cambio de tamaño de RAM de expansión interna (IXS) ARQUITECTURA
Modificación de la Figura 3-1 Mapa de memoria ( μ PD78F0511) a la Figura 3-7 Mapa de memoria
( μ PD78F0515D)
Modificación de la descripción en (3) Área de bytes de opción y (5) ID de seguridad de depuración en chip
área de ajuste ( μ PD78F0513D y 78F0515D solamente) en 3.1.1
Modificación de [Ejemplo de descripción] en 3.4.4 Direccionamiento directo corto
Modificación de las fuentes de alimentación del búfer de E / S de pines de la tabla 4-1 CAPÍTULO 4 PUERTO
FUNCIONES
Modificación de la Figura 4-2 Diagrama de bloques de P00
Adición de precaución al 4.2.2 Puerto 1
Adición de la descripción al 4.2.3 Puerto 2 y adición de la Tabla 4-4 Funciones de configuración de

Pines P20 / ANI0 a P27 / ANI7
Adición de Observación y modificación de Precaución en 4.2.8 Puerto 12
Modificación de la Figura 4-18 Diagrama de bloques de P121 a P124
Página 321
(2/11)
2do Adición de una figura a Observación en 4.2.9 Puerto 13 (solo productos de 48 pines) CAPÍTULO 4 PUERTO
FUNCIONES
Adición de (4) registro de configuración de puerto A / D (ADPC) a 4.3 Registros que controlan el puerto
Función
Adición de la Observación 2 y las Notas 1 y 2 a la Tabla 4-5 Configuraciones de Registro de modo de puerto y
Bloqueo de salida cuando se utiliza la función alternativa (2/2)
Modificación del rango de frecuencia de oscilación del oscilador X1 y del reloj del sistema principal externo en 5.1 CAPÍTULO 5 RELOJ
(1) Reloj del sistema principal GENERADOR
Adición a la descripción en 5.1 (3) Reloj de oscilación interno de baja velocidad
Modificación de la Figura 5-1 Diagrama de bloques del generador de reloj
Modificación de la figura 5-3 Formato del registro de control de reloj del procesador (PCC)
Adición de 5.3 (3) Configuración del modo de operación para el pin del reloj del subsistema
Modificación de la descripción en 5.3 (8) Registro de selección del tiempo de estabilización de la oscilación (OSTS)
Modificación del rango de frecuencia de oscilación en el oscilador 5.4.1 X1
Modificación de la descripción en 5.4.3 Cuando no se usa el reloj del subsistema
Adición de la Figura 5-12 Operación del generador de reloj cuando el voltaje de la fuente de alimentación es
Encendido (cuando el modo POC de 1.59 V está configurado (Byte de opción: POCMODE = 0))
Adición de la Figura 5-13 Operación del generador de reloj cuando el voltaje de la fuente de alimentación es
Encendido (cuando el modo POC de 2.7 V / 1.59 V está configurado (Byte de opción: POCMODE = 1))
Modificación de 5.6.1 Control del reloj del sistema de alta velocidad
Modificación de 5.6.2 Ejemplo de control de reloj de oscilación interno de alta velocidad
Modificación de 5.6.3 Ejemplo de control del reloj del subsistema
Modificación de la descripción en la Tabla 5-4 Relojes suministrados a la CPU y hardware periférico,

y configuración de registro
Adición de comentarios a la Figura 5-14 Diagrama de transición del estado del reloj de la CPU (cuando 1.59 V
El modo POC está configurado (Byte de opción: POCMODE = 0))
Modificación de los siguientes elementos en la Tabla 5-5 Transición del reloj de la CPU y registro SFR
Establecer ejemplos
(3) CPU que funciona con el reloj del subsistema (D) después de la liberación de reinicio (A)
(4) Reloj de la CPU que cambia de reloj de oscilación interno de alta velocidad (B) a alta velocidad
reloj del sistema (C)
(5) Cambio del reloj de la CPU del reloj interno de oscilación de alta velocidad (B) al subsistema
reloj (D)
(7) Cambio del reloj de la CPU del reloj del sistema de alta velocidad (C) al reloj del subsistema (D)
(9) Cambio del reloj de la CPU del reloj del subsistema (D) al reloj del sistema de alta velocidad (C)
Modificación de la Tabla 5-6 Cambio del reloj de la CPU
Adición de 5.6.8 Tiempo requerido para la conmutación del reloj de la CPU y el reloj del sistema principal
Adición de 5.6.9 Condiciones antes de que se detenga la oscilación del reloj
Adición de 5.6.10 Hardware periférico y relojes fuente
Revisión del capítulo CAPÍTULO 6 16 BITS

TEMPORIZADOR / EVENTO
CONTADORES 00
Modificación de la descripción en 7.2 (2) registro de comparación del temporizador de 8 bits 5n (CR5n) CAPÍTULO 7 8 BITS
CONTADORES 50 Y
51
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(3/11)
2do Modificación de la figura 8-2 Diagrama de bloques del temporizador de 8 bits H1 CAPÍTULO 8 8 BITS
TEMPORIZADORES H0 Y H1
Modificación de la descripción en (1) registro de comparación H del temporizador de 8 bits 0n (CMP0n) y (2) 8 bits
tiempo r H comparar registro 1n (CMP1n) en 8.2
Modificación del formato de la figura 8-6 del registro 1 del modo de temporizador H de 8 bits (TMHMD1)
Modificación de la Figura 8-12 (e) Operación cambiando CMP1n (CMP1n = 02H → 03H,
CMP0n = A5H)
Modificación de la descripción en 8.4.3 Operación del generador portador (solo temporizador H1 de 8 bits)
Adición de <3> a la Figura 8-13 Tiempo de transferencia
Adición de <8> a la configuración en 8.4.3
Modificación de (a) Operación cuando CMP01 = N, CMP11 = N y (b) Operación cuando CMP01
= N, CMP11 = M en la Figura 8-15
Modificación de la descripción en la Figura 8-15 (c) Operación cuando se cambia CMP11
Modificación de la descripción en 10.1 Funciones del temporizador de vigilancia CAPÍTULO 10

TEMPORIZADOR DE VIGILANCIA
Adición a la descripción y adición de la Precaución 4 a 10.4.1 Operación de control de
Adición de la Nota 1 y las Precauciones 1 y 2 a la Figura 11-2 Formato de selección de salida de reloj CAPÍTULO 11
Registrarse (CKS) SALIDA DE RELOJ
CONTROLADOR (48-
PIN PRODUCTOS
SOLAMENTE)
Modificación de los siguientes elementos en 12.2 Configuración del convertidor A / D CAPÍTULO 12 A / D

(2) Circuito de muestra y retención CONVERTIDOR
(3) Cadena de resistencia en serie
(5) Registro de aproximación sucesiva (SAR)
(9) pin AV REF
Adición a la Precaución 1 y adición de la Precaución 4 a la Tabla 12-2 Tiempo de conversión A / D

Selección
Modificación de las precauciones 2 y 3 en la Figura 12-8 Formato del canal de entrada analógica
Registro de especificaciones (ADS)
Modificación de la descripción en el registro de configuración de puerto A / D 12.3 (5) (ADPC)
Modificación de las precauciones 1 y 2 en la Figura 12-9 Formato del registro de configuración del puerto A / D
(ADPC)
Modificación de la tabla 12-3 Funciones de configuración de los pines ANI0 / P20 a ANI7 / P27
Modificación de 12.4.1 Operaciones básicas del convertidor A / D
Modificación de la descripción en la Figura 12-11 Operación básica del convertidor A / D
Modificación de la expresión en 12.4.2 Voltaje de entrada y resultados de conversión
Modificación de la descripción en 12.4.3 Modo de operación del convertidor A / D
Modificación de la descripción de los siguientes elementos en 12.6 Precauciones para el convertidor A / D

(1) Corriente de funcionamiento en modo STOP
(4) contramedidas de ruido

(6) Impedancia de entrada de pines ANI0 a ANI7
(11) Circuito interno equivalente
Página 323
(4/11)
2do Adición de la velocidad de transferencia máxima y Precaución 4 a 13.1 (2) Interfaz serial asíncrona CAPITULO 13
Modo (UART) INTERFAZ DE SERIE
UART0
Adición de precaución 1 a 13.2 (3) Transmitir registro de desplazamiento 0 (TXS0)
Adición de Precaución 5 a la Figura 13-2 Formato de operación asíncrona de interfaz serial
Registro de modo 0 (ASIM0)
Modificación de la descripción en 13.3 (2) Estado de error de recepción de interfaz serie asíncrona
registrarse 0 (ASIS0)
Modificación de la Precaución 1 en la Figura 13-9 Tiempo de solicitud de interrupción de finalización de recepción
Adición del valor establecido de la Tabla 13-4 de TPS01 y TPS00
Adición de la velocidad máxima de transferencia y precauciones 4 y 5 a 14.1 (2) Serie asíncrona CAPITULO 14
modo de interfaz (UART) INTERFAZ DE SERIE

UART6
Modificación de la Figura 14-1 Operación de transmisión LIN
Modificación de la Figura 14-2 Operación de recepción LIN
Adición de precaución 3 a 14.2 (3) Transmitir el registro de búfer 6 (TXB6)
Adición de las precauciones 4 y 5 a la figura 14-5 Formato de la interfaz serial asíncrona

Modo de operación Registro 6 (ASIM6 )
Modificación de la descripción en 14.3 (2) Estado de error de recepción de interfaz serie asíncrona
registro 6 (ASIS6)
Adición de Precaución 6 a la Figura 14-10 Formato del control de interfaz serial asíncrono
Registro 6 (ASICL6)
Modificación de la descripción en 14.3 (7) Registro de control de interruptor de entrada (ISC)
Modificación de la precaución 1 en 14.4.2 (2) (e) Recepción normal
Modificación de la Figura 15-1 Diagrama de bloques de la interfaz serial CSI10 CAPITULO 15

INTERFAZ DE SERIE
Modificación de la Nota 2 en la Figura 15-2 Formato del registro del modo de operación en serie 10
CSI10
(CSIM10)
Modificación de la Precaución 2 en la Figura 15-3 Formato del registro de selección de reloj serie 10
(CSIC10)
Modificación de la Nota 1 de CSIM10 y CSIM11 en 15.4.1 (1) Registro utilizado
Adición de (b) Tipo 3: CKP10 = 1, DAP10 = 0 y (d) Tipo 4: CKP1n = 1, DAP1n = 1 a

Figura 15-7 Operación de salida del primer bit
Adición de (b) Tipo 3: CKP10 = 1, DAP10 = 0 y (d) Tipo 4: CKP10 = 1, DAP10 = 1 en

Figura 15-8 Valor de salida del pin SO10 (último bit)
Modificación de la figura 16-1 Diagrama de bloques de la interfaz serial IIC0
Adición de la Precaución 2 a 16.2 (1) Registro de desplazamiento de la CII 0 (IIC0) y adición a la descripción en (2)
Registro de dirección de esclavo 0 (SVA0)
Adición de 16.2 (13) Generador de condición de parada
Adición de descripción a IICE0 y adición de Precaución a la Figura 16-5 Formato del control IIC
Registro 0 (IICC0) (1/4)
Página 324
(5/11)
2do Adición de la Nota 2 a la Figura 16-5 Formato del registro de control IIC 0 (IICC0) (2/4) CAPITULO 16
INTERFAZ DE SERIE
Adición de descripción a STT0 en la Figura 16-5 Formato del registro de control IIC 0 (IICC0)
IIC0
(3/4)
Adición de la condición de compensación a STCF e IICBSY en la Figura 16-7 Formato del indicador de IIC
Registrarse 0 (IICF0)
Modificación de la descripción en 16.3 (4) Registro de selección de reloj IIC 0 (IICCL0)
Modificación de la descripción en el método de configuración del reloj de transferencia 16.3 (6) I 2 C
Modificación de la configuración del reloj de selección de la tabla 16-2
Además de la causa de que ACK no se devuelve a 16.5.4 Reconocimiento (ACK)
Adición de 16.5.7 Cancelación de espera
Modificación de la Tabla 16-6 Períodos de espera y Figura 16-20 Reserva de comunicación

Sincronización
Modificación de la Tabla 16-7 Periodos de espera
Adición de (4) a (6) a 16.5.15 Precauciones
Modificación de 16.5.16 (1) Operación maestra (sistema de maestro único) y (2) Maestra
operación (sistema multimaestro)
Modificación de la Figura 16-25 Diagrama de flujo de operación del esclavo (1) y Figura 16-26 Esclavo
Diagrama de flujo de operación (2)
Adición de Nota a (a) (i) Cuando WTIM0 = 0 a y modificación de (ii) Cuando WTIM0 = 1 en
16.5.17 (1) Operación del dispositivo maestro
Adición de las Notas 1 a 3 a ( b) (i) Cuando WTIM0 = 0 en 16.5.17 (1) Operación del dispositivo maestro
Adición de Nota a (c) (i) Cuando WTIM0 = 0 en 16.5.17 (1) Operación del dispositivo maestro
Modificación del valor de los siguientes elementos del registro IICS0 en 16.5.17
(2) (d) (i) Cuando WTIM0 = 0 (después del reinicio, no coincide con la dirección
(= no código de extensión))
(2) (d) (ii) Cuando WTIM0 = 1 (después del reinicio, no coincide con la dirección
(3) (d) (i) Cuando WTIM0 = 0 (después del reinicio, no coincide con la dirección
(3) (d) (ii) Cuando WTIM0 = 1 (después del reinicio, no coincide con la dirección
(6) (d) (ii) Código de extensión
(6) (e) Cuando se produce una pérdida debido a la condición de parada durante la transferencia de datos
(6) (h) (ii) Cuando WTIM0 = 1
Adición de descripción a 16.5.17 (5) Operación de pérdida de arbitraje (operación como esclavo después
pérdida de arbitraje) y (6) Operación cuando ocurre la pérdida de arbitraje (sin comunicación
después de la pérdida del arbitraje)
Adición de descripción cuando (i) Cuando WTIM0 = 0 a los siguientes elementos en 16.5.17 (6)
Operación cuando ocurre la pérdida de arbitraje (no hay comunicación después de la pérdida de arbitraje)
( f) Cuando se produce una pérdida de arbitraje debido a datos de bajo nivel al intentar generar un
(g) Cuando se produce una pérdida de arbitraje debido a una condición de detención al intentar generar un
(h) Cuando se produce una pérdida de arbitraje debido a datos de bajo nivel al intentar generar un
condición de parada
Modificación de la Figura 16-27 Ejemplo de comunicación maestro a esclavo (cuando 9 horas

Espera se selecciona para maestro y esclavo) y Figura 16-28 Ejemplo de esclavo para
Comunicación maestra (cuando se selecciona Espera de 8 relojes para Maestra, Espera de 9 relojes es
Seleccionado para esclavo)
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(6/11)
2do Modificación de la figura 17-7. Tabla de tiempo de operación de división (DCBA2586H ÷ 0018H) CAPITULO 17
MULTIPLICADOR / DIVIDIR
R ( μ PD78F0514,
78F0515, Y
78F0515D SOLAMENTE)
Modificación de Precaución 3 en 20.1.1 Función de espera CAPITULO 20

COLOCARSE
Modificación de la descripción en 20.1.2 (2) Registro de selección del tiempo de estabilización de la oscilación
FUNCIÓN
(OSTS)
Adición de salida de reloj y salida de timbre a los elementos y adición de la Nota a la Tabla 20-1
Estados operativos en modo HALT
Modificación de la Figura 20-4 Liberación del modo HALT mediante reinicio
Adición de la salida del reloj y la salida del zumbador a los elementos de la Tabla 20-3 Estados operativos
Modo de parada
Modificación de la Figura 20-5 Tiempo de operación cuando se libera el modo STOP
Modificación de la Figura 20-7 Liberación del modo STOP por reinicio
Modificación de la Figura 21-2 Momento de restablecimiento mediante la entrada RESET CAPÍTULO 21 RESET
FUNCIÓN
Modificación de la Figura 21-3 Tiempo de reinicio debido al desbordamiento del temporizador de vigilancia
Modificación de la Figura 21-4 Tiempo de reinicio en modo STOP por entrada RESET
Adición de salida de reloj y salida de zumbador a elementos en la Tabla 21-1 Estados de operación
Durante el período de reinicio
Modificación de la tabla en la Nota de la Tabla 21-2 Estados de hardware después del reinicio
Acuse de recibo (3/3)
Adición de la descripción del modo POC de 2.7 V / 1.59 V a 22.1 Funciones de Power-on-Clear CAPITULO 22
Circuito POWER-ON-CLEAR
CIRCUITO
Modificación de 22.3 Operación del circuito Power-on-Clear
Modificación de la Figura 22-3 Ejemplo de procesamiento de software después del lanzamiento de reinicio (1/2)
Modificación de la figura 23-1 Diagrama de bloques del detector de bajo voltaje CAPÍTULO 23 BAJO
VOLTAJE
Modificación de la figura 23-3 Formato del registro de selección de nivel de detección de bajo voltaje
DETECTOR
(LVIS)
Adición de (2) en modo POC de 2.7 V / 1.59 V (byte de opción: POCMODE = 1) a la Figura 23-5
Momento de la generación de la señal de reinicio interno del detector de bajo voltaje (detecta el nivel de
Voltaje de suministro (V DD ))
Modificación de (1) En modo POC de 1.59 V (byte de opción: POCMODE = 0) y adición de (2)
En modo POC de 2.7 V / 1.59 V (byte de opción: POCMODE = 1) a la Figura 23-7 Temporización de Low-
Generador de señal de interrupción del detector de voltaje (detecta el nivel de voltaje de suministro (V DD ))
Modificación de la Figura 23-8 Momento de la generación de la señal de interrupción del detector de bajo voltaje
Modificación de la Figura 23-9 Ejemplo de procesamiento de software después del lanzamiento de reinicio (1/2)
Modificación de la descripción en 24.1 Funciones de los bytes de opción CAPITULO 24

OPCIÓN BYTE
Modificación de la Nota y adición de la configuración del área 0081H / 1081H a 0084H / 1084H a
Figura 24-1 Formato del byte de opción
Modificación del ejemplo de descripción de software para configurar los bytes de opción
Manual de usuario U17336EJ5V0UD
724
Página 326
(7/11)
2do Adición de precaución a la figura 25-1 Formato del registro de cambio de tamaño de memoria interna CAPÍTULO 25 FLASH
(SOY S) MEMORIA
Adición de precaución a la Figura 25-2 Formato de cambio de tamaño de RAM de expansión interna
Registrarse (IXS)
Modificación del valor de V DD en la Figura 25-3 Ejemplo de adaptador de cableado para memoria flash
Escritura en modo de E / S serie de 3 hilos (CSI10) (productos de 44 pines)
Escribir en modo UART (UART6) (productos de 44 pines)
Escritura en modo de E / S serie de 3 hilos (CSI10) (productos de 48 pines)
Escribir en modo UART (UART6) (productos de 48 pines)
Modificación de la velocidad de transferencia en (1) CSI10 y (2) UART6 en 25.5
Modificación de la velocidad de transferencia en la columna Velocidad de la Tabla 25-7 Modos de comunicación
Adición de 25.8 configuraciones de seguridad
Modificación de la función de intercambio de arranque 25.9.1
Revisión del capítulo CAPÍTULO 26 EN-

DEPURACIÓN DE CHIP
FUNCIÓN
( μ PD78F0513D Y
78F0515D SOLAMENTE)
Revisión del capítulo CAPITULO 28

ELÉCTRICO
ESPECIFICACIONES
(OBJETIVO)
Adición de dibujo de paquete CAPITULO 29

PAQUETE
DIBUJOS
Modificación de <Condiciones para el número máximo / mínimo de relojes de espera> del convertidor A / D CAPITULO 30
en la Tabla 30-1 Registros que generan espera y número de relojes de espera de CPU PRECAUCIONES PARA
ESPERE
Adición de (2) Al usar el emulador de depuración en chip QB-78K0MINI a la Figura A-1 APÉNDICE A
Configuración de herramienta de desarrollo DESARROLLO
HERRAMIENTAS
Adición de A.5.2 al usar el emulador de depuración en chip QB-78K0MINI
Adición de capítulo APÉNDICE B NOTAS

EN EL BLANCO
DISEÑO DE SISTEMAS
Adición de capítulo APÉNDICE D

REVISIÓN HISTÓRICA
3ro Ampliar el rango de valores del condensador ("0.47 μ F: objetivo" → "0.47 a 1 μ F: recomendado") En todo
Adición de los siguientes documentos relacionados del dispositivo INTRODUCCIÓN

• Nota de aplicación de programación de memoria flash (programador) 78K0 / Kx2
• Manual de usuario de autoprogramación de memoria flash 78K0 / Kx2
• Manual del usuario del programador de memoria flash PG-FPL3
Supresión de la descripción sobre la gestión de la división del proceso de producción de 1.1 CAPÍTULO 1
Caracteristicas CONTORNO
Cambio de 1.3 Información de pedido
Supresión de la descripción sobre la gestión de la división del proceso de producción de 1.5

Línea 78K0 / Kx2 Series
Supresión de la descripción relativa a la gestión de la división del proceso de producción de 1.7

Esquema de funciones
Página 327
(8/11)
3ro Adición de la precaución 2 , nota y comentario 1 a 2.2.4 P30 a P33 (puerto 3) CAPÍTULO 2 PIN
FUNCIONES
Adición de precaución , nota y comentario 1 a 2.2.8 P120 a P124 (puerto 12)
Adición de los siguientes contenidos a la Tabla 2-2 Tipos de circuitos de E / S de pin

• Adición de las Notas 2 y 3 y Observación al pin P31 / INTP2 / OCD1A
• Adición de las Notas 2 y 5 y Observación al pin P121 / X1 / OCD0A
• Adición de la Nota 4 al pin FLMD0
• Adición de la conexión del pin RESET cuando no se usa
Adición de la cifra de Observación y número de bloque a las Figuras 3-1 Mapa de memoria ( μ PD78F0511) a CAPÍTULO 3 CPU
3-7 Mapa de memoria ( μ PD78F0515D) ARQUITECTURA
Adición de la Tabla 3-2 Correspondencia entre valores de dirección y números de bloque de

Memoria flash
Cambio de la configuración de entrada y salida digital en la Tabla 4-4 Funciones de configuración de P20 / ANI0 a CAPÍTULO 4 PUERTO
Pines P27 / ANI7 FUNCIONES
Adición de precaución al puerto 4.2.3
Adición de la Precaución 2 , Nota y Comentario 1 al 4.2.4 Puerto 3
Adición de la Precaución 2, Nota y Comentario 1 al 4.2.8 Puerto 12
Adición de la Nota 2 a la Figura 4-22 Formato del registro de puertos
Cambio de la configuración de entrada y salida digital en la Tabla 4-6 Funciones de configuración de ANI0 / P20 a
Pines ANI7 / P27
Adición de 4.6 precauciones en la instrucción de manipulación de 1 bit para el registro de puertos n (Pn)
Adición del circuito OR a la Figura 5-1 Diagrama de bloques del generador de reloj CAPÍTULO 5 RELOJ
GENERADOR
Cambio de precauciones 2 y 3 (descripción sobre el tiempo de parada del suministro del reloj de la CPU)
en la Figura 5-2 Formato del registro de selección del modo de operación del reloj (OSCCTL)
Adición de la descripción de la entrada de reloj externo al oscilador 5.4.1 X1 y al oscilador 5.4.2 XT1
Cambio del tiempo de estabilización de la oscilación de voltaje y restablecimiento del tiempo de procesamiento y adición de
Nota 1 sobre la espera de la estabilización de precisión de oscilación de la Figura 5-12 Reloj
Funcionamiento del generador cuando el voltaje de la fuente de alimentación está encendido (cuando 1.59 V POC
El modo está configurado (Byte de opción: POCMODE = 0))
Adición de Precaución 1 y tiempo de espera para la estabilización de precisión de oscilación y cambio de

restablecer el tiempo de procesamiento en la Figura 5-13 Operación del generador de reloj cuando la fuente de alimentación
El voltaje está encendido (cuando el modo POC de 2.7 V / 1.59 V está configurado (Byte de opción: POCMODE =
1))
Cambio parcial (tiempo de parada de suministro del reloj de la CPU cuando AMPH = 1) de Nota en 5.6.1 (1) <1>
Frecuencia de configuración (registro OSCCTL) y 5.6.1 (2) <1> Frecuencia de configuración (OSCCTL
Registrarse)
Cambio de observación en la Figura 5-14 Diagrama de transición del estado del reloj de la CPU (cuando 1.59 V
El modo POC está configurado (Byte de opción: POCMODE = 0))
Cambio del tiempo de parada del suministro del reloj de la CPU cuando AMPH = 1 en la Tabla 5-6 Cambio del reloj de la CPU
Cambio de Observación 2 en la Tabla 5-7 Tiempo requerido para la conmutación del reloj de la CPU y el principal
Factor de división del ciclo del reloj del sistema
Adición de (iii) Rango de ajuste cuando se usa CR000 o CR010 como registro de comparación CAPÍTULO 6 16 BITS
Cambio parcial de la descripción de los bits 3 y 2 (TMC003, TMC002) en la Figura 6-5 Formato de
CONTADOR 00
Registro de control de modo de temporizador de 16 bits 00 (TMC00)
Cambio del (c) registro de control de salida del temporizador de 16 bits 00 (TOC00) de la Figura 6-17 Ejemplo de
Configuración de registro para operación de salida de onda cuadrada
Cambio de la tabla de tiempos en la Figura 6-18 Ejemplo de procesamiento de software para onda cuadrada
Función de salida
Cambio del (c) registro de control de salida del temporizador de 16 bits 00 (TOC00) de la Figura 6-20 Ejemplo de
Configuración de registro en modo de contador de eventos externos
Página 328
(9/11)
3ro Cambio de la Figura 6-21 Ejemplo de procesamiento de software en el contador de eventos externo CAPÍTULO 6 16 BITS
Modo TEMPORIZADOR / EVENTO
CONTADOR 00
Cambio de la Figura 6-35 Ejemplo de temporización del modo de temporizador de funcionamiento libre (CR000: Comparar
Registro, CR010: Registro de captura) (cambio de figura a aquel donde CR000 = 0000H)
Cambio de precaución en la Figura 6-41 Ejemplo de configuración de registro para salida PPG
Operación
Cambio de precaución en la Figura 6-44 Ejemplo de configuración de registro para pulso de un disparo
Operación de salida
Cambio de restricciones en las operaciones como contador de eventos externo, como salida PPG y como uno
salida de pulso de disparo en la Tabla 6-3 Restricciones para cada canal de temporizador / evento de 16 bits
Contador 00
Cambio de precaución 3 en la Figura 7-7 Formato del registro de control de modo de temporizador de 8 bits 50 CAPÍTULO 7 8 BITS
(TMC50) y Figura 7-8 Formato del registro de control de modo de temporizador de 8 bits 51 (TMC51) TEMPORIZADOR / EVENTO
CONTADORES 50 Y
Cambio del valor establecido de TMC5n en Configuración <1> en 7.4.2 Operación como evento externo
51
mostrador
Cambio de precaución en la Figura 8-3 Formato del temporizador de 8 bits Comparar comparar 0n (CMP0n) CAPÍTULO 8 8 BITS
Adición parcial de descripción al 8.2 (2) temporizador de comparación de 8 bits H registro 1n (CMP1n)
CONTADORES H0 Y
Cambio de precaución 1 de la Figura 8-5 Formato del registro de modo H del temporizador de 8 bits 0 (TMHMD0)
H1
y Figura 8-6 Formato del registro de modo de temporizador H de 8 bits 1 (TMHMD1)
Cambio parcial de la descripción de los bits RMC1 y NRZB1 y adición de precaución a la figura
8-7 Formato del registro de control de portadora del temporizador H de 8 bits 1 (TMCYC1)
Cambio de (c) Operación cuando CMP0n = 00H en la Figura 8-10 Tiempo de intervalo
Operación de salida de temporizador / onda cuadrada
Cambio parcial de la descripción de los bits RMC1 y NRZB1 en el control de salida de portadora 8.4.3 (2)
Cambio de configuración de entrada y salida digital en la Tabla 12-3 Funciones de configuración de ANI0 / P20 CAPÍTULO 12 A / D
a los pines ANI7 / P27 CONVERTIDOR
Cambio de la velocidad máxima de transferencia en 13.1 Funciones de la interfaz serie UART0 CAPITULO 13
INTERFAZ DE SERIE
Adición de datos de configuración cuando la velocidad en baudios objetivo es 312500 bps y 625000 bps en la Tabla 13-5
UART0
Establecer datos del generador de velocidad en baudios
Cambio de la velocidad de transferencia máxima en 14.1 Funciones de la interfaz serial UART6 CAPITULO 14
INTERFAZ DE SERIE
Cambio del rango de selección del reloj de salida y Observación 2 en la Figura 14-9 Formato de Baud Rate
UART6
Registro de control del generador 6 (BRGC6)
Cambio parcial de descripción en 14.4.3 (2) Generación de reloj serial
Adición de datos que se establecerán donde la velocidad en baudios objetivo sea de 625000 bps y se cambie el Comentario 2
en la Tabla 14-5 Establecer datos del generador de velocidad en baudios
Adición de error si la relación de división (k) es 4 a la Tabla 14-6 Máximo / Mínimo Permisible
Error de velocidad en baudios
Cambio parcial de la condición en la que el bit STCEN se borra en la Figura 16-7 Formato del indicador IIC CAPITULO 16
Registrarse 0 (IICF0) INTERFAZ DE SERIE
IIC0
Adición de descripciones (1) Operación maestra en sistema maestro único , (2) Maestra
operación en sistema multimaster , y (3) operación esclava a 16.5.16 comunicación
operaciones
Cambio parcial de la Figura 16-23 Operación maestra en un sistema maestro único
Cambio parcial de la Figura 16-25 Diagrama de flujo de operación del esclavo (1)
Adición del tiempo de estabilización de precisión de oscilación y cambio del tiempo de procesamiento de reinicio en CAPITULO 20
Figura 20-4 Liberación del modo HALT mediante reinicio COLOCARSE
FUNCIÓN
Cambio de precaución 4 en 20.2.2 (1) Configuración del modo STOP y estados de funcionamiento
Cambio de la figura 20-5 Tiempo de operación cuando se libera el modo STOP
Page 329
(10/11)
3ro Cambio de la Figura 20-6 Liberación del modo STOP por generación de solicitud de interrupción CAPITULO 20
COLOCARSE
Adición del tiempo de estabilización de precisión de oscilación y cambio del tiempo de procesamiento de reinicio en
FUNCIÓN
Figura 20-7 Liberación del modo STOP por reinicio
Adición del tiempo de estabilización de precisión de oscilación a las Figuras 21-2 Tiempo de reinicio por CAPÍTULO 21 RESET
RESET Entrada a 21-4 Tiempo de reinicio en modo STOP por RESET Entrada , cambio de reinicio FUNCIÓN
Tiempo de procesamiento
Cambio parcial de descripción en 22.1 Funciones del circuito Power-on-Clear y 22.3 CAPITULO 22
Operación del circuito Power-on-Clear POWER-ON-CLEAR
CIRCUITO
Cambio del tiempo de espera de estabilización de voltaje y restablecimiento del tiempo de procesamiento y adición de
tiempo de espera de estabilización de precisión de oscilación y Nota 3 a (1) En modo POC de 1.59 V (opción
byte: POCMODE = 0) en la Figura 22-2 Momento de la generación de la señal de reinicio interno por
Circuito de encendido al despejar y detector de bajo voltaje
Cambio del tiempo de procesamiento de reinicio y adición del tiempo de espera de estabilización de precisión de oscilación
y Precaución 2 a (2) En modo POC de 2.7 V / 1.59 V (byte de opción: POCMODE = 1) en la Figura
22-2 Momento de la generación de la señal de reinicio interno por el circuito de encendido al borrar y bajo
Detector de voltaje
Cambio y adición de descripción en 23.1 Funciones del detector de bajo voltaje CAPÍTULO 23 BAJO
VOLTAJE
Cambio de descripción del bit LVIMD en la Figura 23-2 Formato de detección de bajo voltaje
DETECTOR
Registrarse (LVIM)
Cambio y adición de descripción en 23.4 Operación del detector de bajo voltaje
Cambio de descripción en 23.4.2 Cuando se usa como interrupción
Cambio de la figura 23-7 Tiempo de generación de la señal de interrupción del detector de bajo voltaje
(Detecta el nivel de voltaje de suministro (V DD )) y la Figura 23-8 Temporización de bajo voltaje
Generación de señal de interrupción del detector (detecta el nivel de voltaje de entrada desde el exterior
Pin de entrada (EXLVI))
Cambio de descripción en (2) Cuando se usa como interrupción en 23.5 Precauciones para baja tensión
Detector
Adición de precaución a (1) 0080H / 1080H y (2) 0081H / 1081H en 24.1 Funciones de opción CAPITULO 24
Bytes OPCIÓN BYTE
Cambio de la Nota 2 en la Tabla 25-3 Cableado entre 78K0 / KC2 y Flash dedicado CAPÍTULO 25 FLASH
Programador de memoria MEMORIA
Adición de nota a la Figura 25-4 Ejemplo de adaptador de cableado para escritura de memoria flash en
Modo UART (UART6) (productos de 44 pines) y Figura 25-6 Ejemplo de adaptador de cableado para
Escritura en memoria flash en modo UART (UART6) (productos de 48 pines)
Adición de nota a la Figura 25-9 Comunicación con memoria flash dedicada
Programador (UART6)
Cambio de la Nota 1 en la Tabla 25-4 Conexión de pines
Cambio de la Figura 25-10 Ejemplo de conexión del pin FLMD0 y cambio de descripción
Adición de Precaución 3 , Nota y Comentario a 25.6.6 Otros pines de señal
Cambio de la Tabla 25-7 Modos de comunicación
Cambio de la tabla 25-8 Comandos de control de memoria flash
Cambio parcial de descripción y adición de descripción a 25.8 Configuración de seguridad
Cambio de la tabla 25-10 Relación entre la función de seguridad de habilitación y

Mando
Cambio de la tabla 25-11 Configuración de seguridad en cada modo de programación
Adición de 25.9 Tiempo de procesamiento para cada comando cuando se utiliza PG-FP4
(Referencia)
Eliminación de Caution 5 de 25.10 Programación de memoria flash por autoprogramación
Cambio de la Figura 25-18 Flujo de autoprogramación (reescritura de memoria flash)
Page 330
(11/11)
3ro Adición de la Tabla 25-13 Tiempo de procesamiento y Tiempo de respuesta de interrupción para uno mismo CAPÍTULO 25 FLASH
Programando Biblioteca de Muestras MEMORIA
Cambio parcial de la posición de inicio de arranque en la Figura 25-19 Función de intercambio de arranque
Adición de resistencia recomendada a la Nota de la Figura 26-1 Ejemplo de conexión de QB- CAPÍTULO 26 EN-
78K0MINI y μ PD78F0513D, 78F0515D (cuando se utilizan OCD0A / X1 y OCD0B / X2) DEPURACIÓN DE CHIP
y Figura 26-2 Ejemplo de conexión de QB-78K0MINI y μ PD78F0513D, 78F0515D FUNCIÓN
(Cuando se utilizan OCD1A / P31 y OCD1B / P32) ( μ PD78F0513D Y
78F0515D SOLAMENTE)
Adición de la Figura 26-3 Conexión del pin FLMD0 para autoprogramación o en chip
Depuración
Cambio de los siguientes elementos de calificaciones máximas absolutas CAPITULO 28

• Corriente de salida, alta (suma de valores de P20 a P27 y P121 a P124) ELÉCTRICO
• Corriente de salida, baja (suma de valores de P20 a P27 y P121 a P124) ESPECIFICACIONES
(ESTÁNDAR
Adición de valor cuando RSTS = 0 a 8 MHz oscilador interno en Oscilador interno
PRODUCTOS)
Caracteristicas
Adición del oscilador recomendado para la oscilación X1 y la oscilación y el oscilador XT1

constantes
Cambio de los siguientes elementos de las características de DC

• Tensión de entrada, alta (cambio de valores de P60 a P63)
• Voltaje de entrada, bajo (cambio de valores de P60 a P62)
• Voltaje de salida, bajo (suma de valores en esta condición: P60 a P63, 2.7 V ≤ V DD <4.0 V,
I OL1 = 5.0 mA)
• Corriente de suministro (cambio de valores cuando la onda cuadrada se ingresa en modo de operación y HALT
modo y adición de valores para la conexión del oscilador). Adición de valores donde T A = −40
a + 70 ° C en modo STOP. Adición de la Nota 2 . Cambio de notas 1 y 5
• Corriente de funcionamiento del convertidor A / D (adición de valores mientras el convertidor no está funcionando (cuando
El comparador funciona). Adición de la Nota 2 )
Cambio de los siguientes elementos de las características de CA

• TI000, TI010, TI001, TI011, ancho de alto nivel de entrada, ancho de bajo nivel (suma de valores en
condición donde 1.8 V ≤ V DD <2.7 V) en (1) Operación básica
• Velocidad de transferencia (cambio de valores) en (2) Interfaz serie (a) UART6 y (b) UART0
Adición de MIN. y MAX. valores como voltajes de detección de pin de entrada externa en circuito LVI
Caracteristicas
Adición de la nota 1 y valor del tiempo de escritura a las características básicas de la memoria flash
Características de programación . Eliminación de " (2) Características de operación de escritura en serie " de
edición anterior e introducción de otro manual
Adición de capítulo CAPITULO 30

RECOMENDADO
SOLDADURA
Condiciones
Adición de FP-LITE3, FA-78F0547GC-UBT-MX y FA-78F0547GK-8EU-MX y Observación APÉNDICE A

2 a A.4 Herramientas de programación de memoria flash DESARROLLO
HERRAMIENTAS
Adición de capítulo APÉNDICE D LISTA

De precauciones
Adición de E.2 Historial de revisiones de ediciones anteriores APÉNDICE E

REVISIÓN HISTÓRICA
Página 331
Para mayor información,

por favor contactar:
NEC Electronics Corporation

1753, Shimonumabe, Nakahara-ku,
Kawasaki, Kanagawa 211-8668,
Japón
Tel: 044-435-5111
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[America] [Europa] [Asia y Oceanía]
NEC Electronics America, Inc. NEC Electronics (Europe) GmbH NEC Electronics (China) Co., Ltd
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Configuración del modo de entrada y salida del puerto 6 y funciones del bus I2C

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Configuración del modo de entrada y salida del puerto 6 y funciones del bus I2C

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26/6/2020 (7) Registro de modo de puerto 6 (PM6) Este registro establece la entrada / salida del puerto 6 en unidades de 1 bit.

de 1 bit. Cuando se usa el pi…

CAPÍTULO 16 INTERFAZ SERIE IIC0

(7) Registro de modo de puerto 6 (PM6)

Figura 16-10. Formato del registro de modo de puerto 6 (PM6)

Dirección: FF26H Después de restablecer: FFH R / W

PM6 1 1 1 1 PM63 PM62 PM61 PM60

PM6n Selección del modo de E / S del pin P6n (n = 0 a 3)

00 Modo de salida (buffer de salida activado)

1 Modo de entrada (buffer de salida apagado)

400 Manual de usuario U17336EJ5V0UD

16.4.1 Configuración del pin

Figura 16-11. Diagrama de configuración del pin

Salida de reloj (Salida de reloj)

(Entrada de reloj) Entrada de reloj

Salida de datos Salida de datos

Entrada de datos Entrada de datos

Manual de usuario U17336EJ5V0UD 401

16.5 I C Definiciones de bus y métodos de control

Figura 16-12. I C Tiempo de transferencia de datos en serie del bus

SCL0 1-7 8 99 1-8 99 1-8 99

comienzo Dirección R / W ACK Datos ACK Datos ACK Detener

16.5.1 Condiciones de inicio

Figura 16-13. Condiciones de inicio

402 Manual de usuario U17336EJ5V0UD

Figura 16-14. Habla a

16.5.3 Especificación de dirección de transferencia

Figura 16-15. Especificación de dirección de transferencia

Especificación de dirección de transferencia

Manual de usuario U17336EJ5V0UD 403

<1> La recepción no se realizó normalmente.

Figura 16-16. ACK

ACK se genera al establecer ACKE0 en 1 por adelantado.

404 Manual de usuario U17336EJ5V0UD

16.5.5 Condición de parada

Figura 16-17. Condición de parada

Manual de usuario U17336EJ5V0UD 405

Figura 16-18. Espera (1/2)

El maestro vuelve a lo alto

Espera de esclavo Espera del maestro

406 Manual de usuario U17336EJ5V0UD

Figura 16-18. Espera (2/2)

Maestro Amo y esclavo esperan

Generar de acuerdo con el valor ACKE0 establecido previamente

Observación ACKE0: Bit 2 del registro de control IIC 0 (IICC0)

Manual de usuario U17336EJ5V0UD 407

16.5.7 Cancelación de espera

• Escribir datos en el registro de desplazamiento IIC 0 (IIC0)

Note Master solamente

IICC0, para que se pueda cancelar el estado de espera.

Tabla 16-3. INTIIC0 Generación de tiempo y control de espera

00 9 Notas 1, 2 8 Nota 2 8 Nota 2 99 8 8

1 9 Notas 1, 2 9 Nota 2 9 Nota 2 99 99 99

408 Manual de usuario U17336EJ5V0UD

(1) Durante la transmisión / recepción de la dirección

(2) Durante la recepción de datos

(3) Durante la transmisión de datos

(4) Esperar método de cancelación

• Escribir datos en el registro de desplazamiento IIC 0 (IIC0)

Nota Master solamente.

(5) Detección de condición de parada

16.5.9 Método de detección de coincidencia de dirección