UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA
ELECTRONICA, ELECTRICA Y DE
TELECOMUNICACIONES

CIRCUITOS DIGITALES

LABORATORIO N°2:
EXPERIMENTO COMPLETO

Profesor: Ing. Alfredo Granados Ly.

Horario: Jueves 10:00 - 12:00 pm.

Grupo: L13

ALUMNA:
• Poma Chamorro, Cielo Celeste Justa 18190196

Lima-Perú
2020
OBJETIVOS:

- Implementar y observar el comportamiento de circuitos lógicos

construidos en el FPGA.
- Utilizar funciones booleanas, expresadas analíticamente o mediante
tablas de verdad, manipulándolas mediante la aplicación de teoremas y
postulados del álgebra de Boole y aplicando métodos de simplificación
para su reducción.

EXPERIMENTO N°1
1. Simplifique la función:

Implemente la ecuación final en el FPGA utilizando compuertas

X/YZ 00 01 11 10
0 1 1
1 1 1

̅ 𝒁 + 𝒀𝒁
𝑭=𝒀 ̅
Complete la siguiente TV de acuerdo con los resultados obtenidos en el
laboratorio y compárelo con el Mapa K anterior.
Z Y
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
X LED0
0 0
1 0
0 1
1 1
0 1
1 1
0 0
1 0

Al obtener los resultados nos damos cuenta que es igual al anterior resultado.
Utilicé el simulador MAX+PLUS II

1) Simulación de tipo Temporal (Simulación real):

El cual tiene un retardo de propagación de 10 ns, como vemos en la siguiente

imagen:
 2) Simulación tipo Funcional:
Aquí verificaremos los datos de la salida de la tabla:

2. Simplifique la función:

Implemente la ecuación final en el FPGA utilizando compuertas

X/YZ 00 01 11 10
0 1 1 1 1
1 1
 ̅𝒁 + 𝑿
𝑭=𝒀 ̅
Complete la siguiente TV de acuerdo con los resultados obtenidos en el
laboratorio y compárelo con el Mapa K anterior.
Z Y
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
X LED0
0 1
1 0
0 1
1 0
0 1
1 1
0 1
1 0

Al obtener los resultados nos damos cuenta que es igual al anterior resultado.
Utilicé el simulador MAX+PLUS II

1) Simulación de tipo Temporal (Simulación real):

El cual tiene un retardo de propagación de 9.9 ns, como vemos en la siguiente
imagen:

2) Simulación tipo Funcional:

Aquí verificaremos los datos de la salida de la tabla:
3. Simplifique la función:

Implemente la ecuación final en el FPGA utilizando compuertas

WX/YZ 00 01 11 10
00 1 1 1
01 1 1 1
11 1 1 1
10 1 1

̅+𝑾
𝑭=𝒀 ̅̅̅𝒁
̅ + 𝑿𝒁
̅
̅+𝒁
𝑭=𝒀 ̅ (𝑾
̅̅̅ + 𝑿)
Complete la siguiente TV de acuerdo con los resultados obtenidos en el
laboratorio y compárelo con el Mapa K anterior.
W Z Y X F
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Al obtener los resultados nos damos cuenta que es igual al anterior resultado.
Utilicé el simulador MAX+PLUS II

1) Simulación de tipo Temporal (Simulación real):

El cual tiene un retardo de propagación de 9.9 ns, como vemos en la siguiente

imagen:
 2) Simulación tipo Funcional:
Aquí verificaremos los datos de la salida de la tabla:

4. Simplifique la función:

Con las condiciones de indiferencia (no importa) en:

Implemente la ecuación final en el FPGA utilizando compuertas

WX/YZ 00 01 11 10
00 X 1 1 X
01 X 1
11 1
10 1

𝑭 = 𝒀𝒁 + ̅𝑾
̅̅𝑿
̅

Complete la siguiente TV de acuerdo con los resultados obtenidos en el

laboratorio y compárelo con el Mapa K anterior.

W Z Y X F
0 0 0 0 X
0 0 0 1 1
0 0 1 0 X
0 0 1 1 1
0 1 0 0 0
0 1 0 1 X
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 1

Al obtener los resultados nos damos cuenta que es igual al anterior resultado.
Utilicé el simulador MAX+PLUS II
 1) Simulación de tipo Temporal (Simulación real):

El cual tiene un retardo de propagación de 10 ns, como vemos en la siguiente

imagen:
 2) Simulación tipo Funcional:
Aquí verificaremos los datos de la salida de la tabla: