ANÁLISIS
APLICACIÓN DEL CODIFICADOR DE
PRIORIDAD Y EL DECODIFICADOR
LOGICO
OBJETIVOS
 Usar codificadores de prioridad y
decodificadores lógicos conectados en
cascada para diseñar un sistema lógico
combinatorio codificador decodificador
de mayor capacidad. Esto permite
adquirir el suficiente nivel práctico para
desenvolverse en cuestiones
fundamentales como el diseño de
sistemas grandes usando dispositivos de
baja capacidad
MATERIALES
 Resistencias
 2 codificador 74LS148
 2 decodificadores 74LS138
 Leds
 Dip switch
 Circuito integrado 74LS00
PROBLEMA
Usando codificadores de prioridad de octal a
binario con entradas y salidas activas en bajo
(74LS148) y decodificadores de binario a octal
con salidas activas en bajo (74LS138)
implementar un sistema digital codificador de
decimal a BCD y decodificador de BCD a
decimal. La sección codificadora debe disponer
de salida selectora de grupo y salida de
habilitación. La sección decodificadora debe
disponer de una entrada de habilitación activa en
bajo y otra activa en alto. Las entradas del
codificador se deben activar mediante teclado o
unidades de interruptores deslizantes y sus
respectivos resistores. Las entradas que no se
usen no se deben dejar flotantes. Las salidas del
decodificador se deben visualizar mediante leds.
Realizar el diseño de la lógica que se debe
adicionar para entregar las salidas del sistema
codificador.
para diseñar el sistema codificador de decimal a
BCD y decodificador de BCD a decimal, a partir
de integrados 74LS148 ( de octal a binario) y
74LS138 (de binario a octal) que son codificador
y decodificador respectivamente , se debe tener
en cuenta que para implementar BCD y decimal
se debe tener una mayor capacidad ya que el
codificador que se va a usar tiene tres 8 y 3
salidas y para implementar decimal a BCD se
necesitan 10 entradas y 4 salidas, por lo tanto se
hace uso de las conexiones en cascada de dos
codificadores, para así obtener las entradas y
salidas necesarias. Para la sección decodificadora
necesita 4 entradas y 10 salidas, por lo tanto,
también requiere de una conexión en cascada de
dos decodificadores.
DISEÑO:
CODIFICADOR:
Teniendo esto claro, se procede con el diseño
de la tabla de verdad del sistema lógico
combinatorio codificador/decodificador,
teniendo en cuenta la entradas y salida de
habilitación y la salida de agrupación. Como
el codificador tiene entradas y salidas activas
en bajo, la entrada de habilitación debe ser 0
para que funcione el codificador. La salida
de agrupación será asertiva (0) cuando la
entrada de habilitación es asertiva y al menos
una de las entradas de solicitud también lo
es. La salida de habilitación será asertiva
solo cuando la entrada de habilitación sea
asertiva y ninguna de las entradas de
solicitud lo sean. Teniendo esto, se tiene:
EI E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 A3 A2 A1 A0 GS EO U1 U2 U1 U2
1 X X X X X X X X X X A2 A1 A0 B2 B1 B0 GS1 GS2 D C B A
1 1 1 1 1 1
1 1 1 1 1 1 0 1 0 0 0 0
0 X X X X X X X X X 0 0 1 1 0 0 1 1 1 0 1 1 1 0 1 0 0 0 1
0 X X X X X X X X 0 1 0 1 1 1 0 1 1 0 1 1 1 1 0 1 0 0 1 0
0 X X X X X X X 0 1 1 1 0 0 0 0 1 1 0 0 1 1 1 0 1 0 0 1 1
0 1 1 1 1 1 0 1 0 1 0 0
0 X X X X X X 0 1 1 1 1 0 0 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1
0 X X X X X 0 1 1 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 0
0 X X X X 0 1 1 1 1 1 1 0 1 1 0 1 0 0 0 1 1 1 0 0 0 1 1 1
0 X X X 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 0 0 0
1 1 1 1 1 0 1 0 1 0 0 1
0 X X 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 0 1 0 1 0
0 X 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 0 0
0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 0 1
1 1 1 1 1 0
1 1 1 0 0 1 1 0 1 1 1 0
Tabla de verdad del sistema 1 1 1 0 0 0 1 0 1 1 1 1
codificador/decodificador
Tabla verdad de las salidas del codificador
como se deben conectar dos codificadores en
cascada, U1 y U2 serán los codificadores, donde como la conexión en cascada son dos
U2 será el codificador de las entradas de menor codificadores de octal a binario, se tiene en
peso y U2 las de mayor peso, por lo tanto U2 cuenta las posibles combinaciones a la salida de
controla a U1, entonces la salida de habilitación cada codificador (U1 y U2) como los
(E01) debe ir conectada a la entrada de codificadores son activos en bajo entonces las
habilitación de U2 (EI2). Esto permite habilitar combinaciones van complementadas, según la
U2. tabla para U2 las primeras ochos combinaciones
son 1 ya que U2 se encuentra inhabilitado por lo
Con los codificadores en cascada se tendrán tres tanto se encuentra apagado (con 1 porque son
salidas de U1 y tres salidas de U2 serían seis salidas activas en bajo). Pero para U1 si se tienen
salidas en total, pero se necesita hacer un arreglo las primeras ochos combinaciones pues si está
para que se tengan 4 salidas, donde se observara habilitada, para las segundas ocho combinaciones
el código BCD, entonces se procede con el ocurre lo mismo, pero viceversa. Las salidas
diseño de la lógica que entregara las salidas del DCBA son las combinaciones en BCD normal.
sistema codificador (4 salidas) . Con esto se tiene:
A=A 0 + A1 A 0 + A 2 A 0 + A 2 A 1 A0 + B0 + B1 B 0+ B2 B 0+ B 2 B1 B0

A=A 0 ( 1+ A 1+ A 2 + A 2 A 1 ) +B 0 (1+ B 1+ B2 + B2 B1 )

A=A 0 + B0

Por demorgan
A=A 0 B0  NAND
B= A 1+ A 1 A0 + A 2 A1 + A2 A 1 A 0+ B 1+ B1 B 0+ B2 B 1+ B2 B
0 1 B10 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
B= A 1+ B1 0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
Por demorgan 1 0 0 1 1 1 1 1 1 1 1 1 1 0
B= A 1 B1  NAND
A diferencia el codificador, el decodificador
tiene tres entradas de habilitación, una activa en
C= A2 + A2 A 0 + A2 A 1 + A 2 A 1 A0 + B2 + B2 B0 + B2 B 1+ B2alto
B 1 By0 dos activa en bajo, las cuales deben ser
asertivas todas las tres para que el decodificador
C= A2 + B2 funcione. Como el sistema consta de dos
decodificadores se deben hacer las conexiones de
Por demorgan
tal manera que por un sistema externo se controle
C= A2 B 2  NAND una entrada de habilitación en alto y otra en bajo
para que funcione correctamente el sistema
decodificador. EI1 es activa en alto y EI2, EI3 en
bajo.
Nota: para la salida “D” si se puede apreciar
en la tabla de verdad de las salidas del Para hacer la conexión de los dos
codificador, “D” funciona de igual manera decodificadores en cascada se tomó a U4 como el
que GS1, por lo tanto, para ahorrar de mayor peso y U5 como el de menor.
compuertas y a su vez integrados, se toma Para habilitar correctamente cada decodificador
como salida “D” a GS. se tomo la entrada habilitadora de U4 “EI2” y se
conecto a GS de U2 (codificador de mayor peso)
y “EI2” de U5 y se conecto a GS de U1. Se
DECODIFICADOR: conectan entre si EI3 de ambos decodificadores
y se lleva a un interruptor para controlar las
Para el sistema decodificador, también se debe entrada activa en bajo, y por ultimo tambien se
hacer la conexión en cascada de los dos 75LS138 conectan entre si EI1 y se lleva a otro interruptor
puesto que se necesitan 4 entradas y 10 salidas.
para controlara la entrada activa en alto.
Se procede a diseñar la tabla de verdad para este
Como indicador se emplean leds a la salidas, de
sistema, teniendo en cuenta que las salidas son
tal manera que se activen en bajo.
activas en bajo y las entradas son BCD normal.
CÁLCULO DE LA RESISTENCIAS

. RESISTENCIAS DE ENTRADA DEL

SISTEMA CODIFICADOR:
V CC −V IH
D C B A O O O O O O O O O O R P=
IIH
0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 1 1 1 1 1 1 1 1 1 (5−2)V
0 0 0 1 1 0 1 1 1 1 1 1 1 1 R P= =75 KΩ valor comercial:
40 µA
0 0 1 0 1 1 0 1 1 1 1 1 1 1
68kΩ
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
P RP=IIH 2∗R=108µW P RP=IIH 2∗R=3300µW

Como las corrientes y voltajes son iguales como solo se encenderá un led a la vez, solo
para cada uno de las entradas, los valores es necesaria una sola resistencia para los 10
de la resistencia son los mismos. leds.
RESISTENCIA DE ENTRADAS DATASHEET DE MATERIALES:
FLOTANTES CODIFICADOR U1
LED ROJO
V CC −V IH FORWARD 1.80V
R F= =15 KΩ VOLTAGE(VF)
5 IIH
UNIT:V
 valor comercial: 15kΩ (TIPICO)
FORWARD CURRENT 10mA
P RF=IIH 2∗R=600µW (MA)

74LS148 74LS138
Como las corrientes y voltajes de las 5 VIH 2V 2V
entradas flotantes de U1 son iguales, se hace VOH 2.7V 2.7V
la sumatorias de corrientes, para tener solo VIL 0.8V 0.8V
una resistencia. VOL 0.5V 0.5V
RESISTENCIA DE ENTRADA IIH 40µA 20µA
HABILITADORA ACTIVA EN BAJO, IIL 0.8mA 0.36mA
ACTIVA EN ALTO DEL SISTEMA IOH 0.4mA
IOL 8mA
DECODIFICADOR
V CC −V IH
R P=
IIH
(5−2)V
R P= =75 KΩ
40 µA
 valor comercial: 68kΩ

P RP=IIH 2∗R=108µW

RESISTENCIAS LEDS
V CC −(V D−VOL)
R P=
ILED
5−(1.8−0.5)
R P= =370Ω
10 mA
 valor comercial: 330Ω