INGENIERIA MECATRONICA

LABORATORIO DE ELECTRÓNICA
ELECTRÓNICA DIGITAL GRUPO:
DIGITAL
TEMA: Comprobación de los Mapas de Karnaugh
PRÁCTICA N° FECHA INTEGRANTES (uno a dos integrantes) FIRMA

3 4/5/20 Laura Miranda, Victoria Mejía

TIEMPO: 2hr RESPONSABLE: Ing. Mónica Romero

1. OBJETIVOS
1.1.Objetivo General
 Diseñar, construir y testear un código BCD inválido y una XOR de tres entradas que ha
sido simplificado mediante el uso de mapas de Karnaugh

2. METODO
 Comprender la simplificación por los métodos de Boole y DeMorgan para simular y
armar el circuito para contrastar los resultados
 Demostración del docente de la utilización y manejo del dispositivo de práctica

3. EQUIPO Y MATERIALES
- ELVIS III / Ni myRIO
- LabView con los Toolkit y módulos instalados

4. FUNDAMENTO TEORICO

En la práctica anterior, fue posible minimizar el número de compuertas que son requeridas para
implementar una función lógica que usa leyes de Boole y DeMorgan. Las ventajas son
importantes al utilizar esta técnica puesto que se reduce el espacio, costo, tiempo de reparación,
y se simplifica el diseño. Sin embargo, esto representa un reto para los diseñadores puesto que
se requiere de mucha práctica e ingenio para diseñar los circuitos digitales.

Existe un enfoque más directo por medio del cual es posible simplificar el proceso de reducción
de Boole. Este método se llama K-Map (Mapas de Karnaugh) el cual usa un enfoque
sistemático para reducir expresiones booleanas hasta su forma más simple llamada SOP (Sum of
Products). El proceso consiste en crear un arreglo de celdas adyacentes donde cada una de las
celdas representa una combinación de variables en SOP desde las ecuaciones Booleanas. El
número de celdas del mapa K es 2n donde n es el número de variables de entrada. Por ejemplo,
si tenemos 4 variables de entrada en una ecuación Booleana A, B, C y D, habrá 24 =16 celdas
en el K-Map.

1
Una celda adyacente es definida como celda que difiere de su vecino únicamente por una
variable simple. Cuando agrupamos celdas adyacentes, se deben combinar las celdas en grupos
que incluyan la mayor cantidad de variables en los números potencias de dos y cada uno lógico
en el mapa debería ser incluido al menos una vez. La sobre posición de grupos debería hacer
que se incluya un uno lógico no incluido en otros grupos. [2]

Para escribir la SOP simplificada de una expresión booleana después de haber realizado los
círculos de los 1´s lógicos en el K-Map se debe realizar los siguientes pasos:

1. Escribir una ecuación por cada grupo de variables para eliminar aquellas que aparecen
no complementadas y complementadas. Cada grupo de variables que aparecen
encerradas en un círculo en el mapa debería ser escrito en el formato del producto.
2. Tomar cada uno de los miembros de la ecuación y sumarlos.

La ventaja de este método para diseñar circuitos lógicos mediante K-Maps es que las leyes y
reglas del álgebra booleana son automáticamente aplicadas. Las desventajas es que para más de
cuatro variables es difícil identificar las celdas adyacentes y para más de seis variables es
necesario realizar la simplificación mediante un sistema de computación. [2]

5. PROCEDIMIENTO

Los estudiantes tienen que realizar el diseño, simulaciones y circuito armado en casa. Es
obligación del estudiante revisar los resultados que se esperan para mostrarlos al profesor. Los
pasos a seguir son los siguientes:

1. Diseñar un detector de código inválido BCD. Nosotros vamos a asumir que la entrada A
es el MSB (More Significant Bit) y D es el LSB (Less Significant Bit). Construir una
tabla de verdad para todas las posibles entradas de las variables A, B, C, y D donde la
salida es un uno lógico por cada código inválido BCD y un cero lógico para cualquier
código válido BCD.

A B C D Q
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1

2
2. Escriba el SOP completo de ecuaciones para la tabla de verdad en el paso 1.
AB'CD'+AB'CD+ABC'D'+ABC'D+ABCD'+ABCD
A B' C ( D' + D ) + AB C' ( D' + D ) + ABC (D ' + D)
A B' C+ AB C' + ABC
AC ( B ' + B ) + AB C'
AC + ABC '
AC+AB
3. Construya un K-Map de cuatro variables y represente la tabla de verdad para el detector
basado en la tabla de verdad que Usted ha creado. Encierre en un círculo los unos
lógicos utilizando el correcto procedimiento de K-Map y escriba las ecuaciones SOP
simplificadas del sistema.

AB/CD 00 01 11 10
00 0 0 1 0
01 0 0 1 0
11 0 0 1 1
10 0 0 1 1
AB+AC

4. En multisim elabore un programa que para cumplir la lógica del paso 3, la salida se
debe visualizar mediante leds.

5. Diseñar para un generador/detector de números primos de 4 bits que provee un uno

lógico para los valores primos y un cero lógico para los valores no primos. Escriba el
SOP completo y en el software multisim elabore un programa que cumpla con la lógica

3
 y mediante un indicador externo (LED, Buzzer, etc.) indique cuando el número es
primo.

# A B C D Q
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 0
11 1 0 1 1 1
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 0

AB/CD 00 01 10 11
00 0 0 1 1
01 0 1 0 1
10 0 0 0 1
11 0 1 0 0

AC’D + A’B’ CD’ + AB’CD +A’CD

A'B'CD'+A'B'CD+A'BC'D+A'BCD+AB'CD+ABC'D

4
6. DISEÑOS

7. SIMULACIONES
7.1 Detector de código inválido BCD

5
6
7
8
9
10
11
7.2 Generador/detector de números primos

12
13
14
15
8. TABLAS DE VERDAD Y ANÁLISIS

 Las tablas de verdad se encuentran adjunas al ejercicios pedido.

16
9. RETO

Mediante mapas K, realice la visualización de los numero del 0 al 9 mediante leds, el sistema consiste en
cuatros entradas y siete salidas, una salida para cada segmento del display, las entradas se puede realizar
en el panel frontal de LabVIEW o mediante Switch externos.

Tabla 1 Tabla Verdad DIsplay 7 Segmentos

Para valores del 10 al 15 son condiciones que don´t care por lo tanto se lo coloca en “X” en el
mapaK, ayudando a simplificar el diseño.

Una vez obtenidos los mapas K y el SOP de las ecuaciones, diseñe en LabView un programa
para satisfacer la lógica y comprobar el funcionamiento.

AB/CD 00 01 10 11
00 1 0 1 1
01 0 1 1 1
10 1 1 1 1
11 1 1 1 1

A+ A’C + A’B’C’D’ + A’BC’D

AB/CD 00 01 10 11
00 1 1 1 1
01 1 0 0 1
10 1 1 1 1
11 1 1 1 1

A +A’B‘ + A’BC’D’ +A’BCD

AB/CD 00 01 10 11

17
 00 1 1 0 1
01 1 1 1 1
10 1 1 1 1
11 1 1 1 1

C’D‘ + C’D + CD + A’BCD’+ACD’

C‘ +CD + A’BCD’+ACD’

AB/CD 00 01 10 11
00 1 0 1 1
01 0 1 1 0
10 1 1 1 1
11 1 1 1 1

AB‘ +AB+ A’BC’D +A’BCD‘ + A’B’C+ A’B’C’D‘

A+ A’BC’D +A’BCD‘ + A’B’C+ A’B’C’D‘

AB/CD 00 01 10 11
00 1 0 1 0
01 0 0 1 0
10 1 0 1 1
11 1 1 1 1

CD‘ + ABC‘ + ACD + A'B’C’D‘

AB/CD 00 01 10 11
00 1 0 0 0
01 1 1 1 0
10 1 1 1 1
11 1 1 1 1

AB‘ +AB +A’BC‘ +A’BCD‘ +A’B’C’D‘

A + A’BC‘ +A’BCD' +A’B’C’D‘

AB/CD 00 01 10 11
00 0 0 1 1
01 1 1 1 0
10 1 1 1 1
11 1 1 1 1

A+ A’BC‘ +A‘BCD‘+A’B’C

Números de 0-9

18
19
20
21
22
10. CONCLUSIONES

 Se utilizó el álgebra booleana con el fin de reducir las expresiones complejas en

unas más sencillas con el fin de diseñar un circuito más simple y al mismo tiempo
se aplicó también tabla de Karnaugh para obtener una ecuación que posteriormente
será simplificado y armar el circuito. Es posible ver que para lograr un diseño
efectivo y simplificado de un circuito, es necesario de varias herramientas lógicas.
Del mismo modo estas no siempre van a servir, en caso de haber expresiones donde
ya no es posible simplificar más, no es posible seguir aplicando las mismas
herramientas.

 Los bits de paridad par e impar ayudan a envió de información de cero y unos pero
no garantizar en pocos casos que la señal sea la correcta en caso de más de un bit
hay sido alterado.

 Mediante la aplicación de K-Maps es posible diseñar cualquier tipo según la

necesidad y las variables que se deben tomar en cuanta. Tanto en la el desarrollo de
esta práctica como el resto se puede notar la utilidad del algebra booleana y los K-
Maps.

11. QUESTIONS
11.1. Design a 5-bit odd parity generator, trace through all possible inputs and
create its truth table

A B
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 0
0 1
0 1
0 1
0 1
0 1
0 1
0 1
0 1
1 0
1 0
1 0
1 0
1 0
C D E Q
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1

23
 1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 0

Equation:

AB/CDE 000 001 010 011 100 101 110 111

00 1 0 0 1 0 1 1 0
01 0 1 1 0 1 0 0 1
10 0 1 1 0 1 0 0 1
11 1 0 0 1 0 1 1 0

Equation= B’C’ + AB + A’BCD’E’ +AB’CD’E’ +A’B’C

11.2. Prove that A B C + A B C = A + C

24
  ABC can have just to values 0 and 1 so as we are adding two time this value,
it could be possible to assume that the two ABC are two inputs with two
different Boolean states, 0 and 1. This could be related to a certain point to
axiom. In the following table well be able to see this.

A B C Q

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 0

1 0 0 0

1 0 1 0

1 1 0 0

1 1 1 1

Here we can proof that ABC will have two states 0 and 1, but 1 happens just
when all the inputs are 1. So we have this
A C Q
ABC ABC Q
0 0 0
0 0 0
0 1 1
0 1 1
1 0 1
1 0 1
1 1 1
1 1 1
 This is how we are able to see this
proof. Actually the state ABC happens when all inputs are 1 so if you add
two 1 the answer 1 is 1 and on the other hand, A + C area available also just
when they both have the value of 1 , once again the is an addition of two
ones. It is like saying 1 +1= 1+1

11.3. Using Boolean Laws and Rules, prove that ( A + B ) ( A B ) is an XNOR gate

(𝑨 + 𝑩)(𝑨𝑩)
A B Q

25
 0 0 0
1 0 0
0 1 0
1 1 1

XNOR
A B Q
0 0 0
1 0 1
0 1 1
1 1 0

(𝑨 + 𝑩)(𝑨𝑩)′
A B Q
0 0 0
1 0 1
0 1 1
1 1 0

´ ´ ´
´ ) =( A + B´ ) ( AB
( A+ B ) ( AB ´ ) =( A +
´ B ) +( AB)=
´ ´ AB)=( Á B́ ) +( AB)
( Á B́ ) +(

12. BIBLIOGRAFIA

[1] M. H. Rashid and A. S. Fernández, Electrónica de potencia: circuitos,

dispositivos y aplicaciones. Pearson Educación, 2004.
[2] ANEXO 1: Diagrama completo para simular y armar el circuito.
Brookdalecc. 2000. ELEC 241 Experiment 3 Boolean Laws and DeMorgan’s Theorem.
[ONLINE] Available at: https://www.google.com/url?
sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&uact=8&ved=0ahUKEwiCnqyDl4PPAh
WBJh4KHUfiCeoQFggeMAA&url=http%3A%2F%2Fux.brookdalecc.edu%2Ffac%2Fengtech
%2Fandy%2Fengi251%2Flabs
%2Flab03.pdf&usg=AFQjCNFTc9DuXqGBm0a2CQGwGEFf_Dokmg&sig2=kXOSfXY6YyJI
NZNg9RkOiQ. [Accessed 9 September 2016].

26