INGENIERIA MECATRONICA

ELECTRÓNICA DIGITAL GRUPO: LABORATORIO DE ELECTRÓNICA DIGITAL

TEMA: Comprobación de los Mapas de Karnaugh
PRÁCTICA N° FECHA INTEGRANTES (uno a dos integrantes) FIRMA
3 04/05/2020 BRYAM FAJARDO
ESTEBAN BERREZUETA
TIEMPO: 2hr RESPONSABLE: Ing. Mónica Romero

OBJETIVOS
Objetivo General
Diseñar, construir y testear un código BCD inválido y una XOR de tres
entradas que ha sido simplificado mediante el uso de mapas de Karnaugh
METODO
Comprender la simplificación por los métodos de Boole y DeMorgan para simular
y armar el circuito para contrastar los resultados
Demostración del docente de la utilización y manejo del dispositivo de
práctica
EQUIPO Y MATERIALES
ELVIS III / Ni myRIO
LabView con los Toolkit y módulos instalados

FUNDAMENTO TEORICO
En la práctica anterior, fue posible minimizar el número de compuertas que son
requeridas para implementar una función lógica que usa leyes de Boole y DeMorgan.
Las ventajas son importantes al utilizar esta técnica puesto que se reduce el
espacio, costo, tiempo de reparación, y se simplifica el diseño. Sin embargo, esto
representa un reto para los diseñadores puesto que se requiere de mucha práctica e
ingenio para diseñar los circuitos digitales.
Existe un enfoque más directo por medio del cual es posible simplificar el proceso
de reducción de Boole. Este método se llama K-Map (Mapas de Karnaugh) el cual usa
un enfoque sistemático para reducir expresiones booleanas hasta su forma más simple
llamada SOP (Sum of Products). El proceso consiste en crear un arreglo de celdas
adyacentes donde cada una de las celdas representa una combinación de variables en
SOP desde las ecuaciones Booleanas. El número de celdas del mapa K es 2^n donde n
es el número de variables de entrada. Por ejemplo, si tenemos 4 variables de
entrada en una ecuación Booleana A, B, C y D, habrá 2^4=16 celdas en el K-Map.
Una celda adyacente es definida como celda que difiere de su vecino únicamente por
una variable simple. Cuando agrupamos celdas adyacentes, se deben combinar las
celdas en grupos que incluyan la mayor cantidad de variables en los números
potencias de dos y cada uno lógico en el mapa debería ser incluido al menos una
vez. La sobre posición de grupos debería hacer que se incluya un uno lógico no
incluido en otros grupos. [2]
Para escribir la SOP simplificada de una expresión booleana después de haber
realizado los círculos de los 1´s lógicos en el K-Map se debe realizar los
siguientes pasos:
Escribir una ecuación por cada grupo de variables para eliminar aquellas que
aparecen no complementadas y complementadas. Cada grupo de variables que aparecen
encerradas en un círculo en el mapa debería ser escrito en el formato del producto.
Tomar cada uno de los miembros de la ecuación y sumarlos.
La ventaja de este método para diseñar circuitos lógicos mediante K-Maps es que las
leyes y reglas del álgebra booleana son automáticamente aplicadas. Las desventajas
es que para más de cuatro variables es difícil identificar las celdas adyacentes y
para más de seis variables es necesario realizar la simplificación mediante un
sistema de computación. [2]
PROCEDIMIENTO

Los estudiantes tienen que realizar el diseño, simulaciones y circuito armado en

casa. Es obligación del estudiante revisar los resultados que se esperan para
mostrarlos al profesor. Los pasos a seguir son los siguientes:
 Diseñar un detector de código inválido BCD. Nosotros vamos a asumir que la
entrada A es el MSB (More Significant Bit) y D es el LSB (Less Significant Bit).
Construir una tabla de verdad para todas las posibles entradas de las variables A,
B, C, y D donde la salida es un uno lógico por cada código inválido BCD y un cero
lógico para cualquier código válido BCD.
Escriba el SOP completo de ecuaciones para la tabla de verdad en el paso 1.
Construya un K-Map de cuatro variables y represente la tabla de verdad para
el detector basado en la tabla de verdad que Usted ha creado. Encierre en un
círculo los unos lógicos utilizando el correcto procedimiento de K-Map y escriba
las ecuaciones SOP simplificadas del sistema.
En multisim elabore un programa que para cumplir la lógica del paso 3, la
salida se debe visualizar mediante leds.
Diseñar para un generador/detector de números primos de 4 bits que provee un
uno lógico para los valores primos y un cero lógico para los valores no primos.
Escriba el SOP completo y en el software multisim elabore un programa que cumpla
con la lógica y mediante un indicador externo (LED, Buzzer, etc.) indique cuando el
número es primo.

DISEÑOS
1.

SIMULACIONES
1.

5.

TABLAS DE VERDAD Y ANÁLISIS

A B C D X
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

V=(ABC) D+(AB)
̅ CD
̅ +A
̅ B(CD)
̅ +A
̅ BCD+A(BCD)
̅ +AB
̅ CD+ABC
̅ D+ABCD
̅ ̅

Mapa de Karnaugh
 (CD) ̅ (00) C D
̅ (01) CD (11) CD ̅ (10)
(AB) ̅ (00) 0 1 0 1
A B
̅ (01) 1 0 1 0
AB (11) 0 1 0 1
AB ̅ (10) 1 0 1 0

X= (ABC) D+(AB)
̅ CD
̅ +A
̅ B(CD)
̅ +A
̅ BCD+A(BCD)
̅ +AB
̅ CD+ABC
̅ D+ABCD
̅ ̅

5.
A B C D Y
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 0
1 1 1 1 0

Y=(AB) CD
̅ +(AB)
̅ CD+A
̅ BC
̅ D+A
̅ BCD+AB
̅ CD+ABC
̅ D
̅
Y=(AB) C+B
̅ CD+BC
̅ D+A
̅ CD̅

RETO
Mediante mapas K, realice la visualización de los numero del 0 al 9 mediante leds,
el sistema consiste en cuatros entradas y siete salidas, una salida para cada
segmento del display, las entradas se puede realizar en el panel frontal de LabVIEW
o mediante Switch externos.
Tabla 1 Tabla Verdad DIsplay 7 Segmentos

Para valores del 10 al 15 son condiciones que don´t care por lo tanto se lo coloca
en “X” en el mapaK, ayudando a simplificar el diseño.
Una vez obtenidos los mapas K y el SOP de las ecuaciones, diseñe en LabView un
programa para satisfacer la lógica y comprobar el funcionamiento.

CONCLUSIONES
•Como conclusión de esta práctica se puede decir que hay como detectar un código
BCD inválido mediante el uso de detectores de paridad, comparando la paridad de
ABCD en un inicio y al final haciendo que una de las variables esté conectada a
Vcc. Si la paridad cambiaba entre el inicio y final significa que el código
contenía un error.
•En otro punto los mapas Karnaugh nos ayudan a simplificar circuitos de manera más
efectiva, pese a esto en algunos casos la expresión obtenida en una tabla de verdad
puede ser la misma que la obtenida por un mapa Karnaugh.
QUESTIONS
Design a 5-bit odd parity generator, trace through all possible inputs and
create its truth table
IMPAR=A'B'C'D'E'+A'B'C'DE+A'B'CD'E+A'B'CDE'+A'BC'D'E+A'BC'DE'+A'BCD'E'+A'BCDE+AB'C'
D'E+AB'C'DE'+AB'CD'E'+AB'CDE+ABC'D'E'+ABC'DE+ABCD'E+ABCDE'
A B C D E IMPAR
0 0 0 0 0 1
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 1
0 0 1 0 0 0
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 1
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 1
0 1 1 0 1 0
0 1 1 1 0 0
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 1
1 1 1 0 0 0
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 0

Prove that A B C + A B C = A + C
The two expressions shown are not equal. ABC + ABC is equal to ABC which will never
be equal to A+C.

Using Boolean Laws and Rules, prove that ( A + B ) ( A B ) is an XNOR gate

(A+B)(AB)→((A^' B^' )(AB))^'→(A^' B^' )^'+(A^' B^' )→AB+A'B'

12. BIBLIOGRAFIA
[1] M. H. Rashid and A. S. Fernández, Electrónica de potencia: circuitos,
dispositivos y aplicaciones. Pearson Educación, 2004.
[2] ANEXO 1: Diagrama completo para simular y armar el circuito.
Brookdalecc. 2000. ELEC 241 Experiment 3 Boolean Laws and DeMorgan’s Theorem.
[ONLINE] Available at: https://www.google.com/url?
sa=t&rct=j&q=&esrc=s&source=web&cd=1&cad=rja&uact=8&ved=0ahUKEwiCnqyDl4PPAhWBJh4KHU
fiCeoQFggeMAA&url=http%3A%2F%2Fux.brookdalecc.edu%2Ffac%2Fengtech%2Fandy
%2Fengi251%2Flabs
%2Flab03.pdf&usg=AFQjCNFTc9DuXqGBm0a2CQGwGEFf_Dokmg&sig2=kXOSfXY6YyJINZNg9RkOiQ.
[Accessed 9 September 2016].