Está en la página 1de 4

UNIVERSIDAD DEL MAGDALENA

FACULTAD DE INGENIERÍA
PROGRAMA DE INGENIERÍA ELECTRÓNICA
DISEÑO DE SISTEMAS DIGITALES
TALLER 2 (5 de marzo de 2020)

Para los ejercicios 1 al 3, crear una entidad y hacer una descripción en VHDL tanto
estructural como comportamental. Para la entrega se debe anexar el diseño realizado,
el codigo en VHDL e imagenes de las entidades (Esquematicos RTL) diseñadas.

1. Un proceso químico posee tres sensores de temperatura que nos proporcionan tres
señales eléctricas (X, Y, Z) que adoptan dos niveles de tensión bien diferenciados (0
y 1), según la temperatura del proceso (Tp) sea menor o mayor-igual que T1, T2 y
T3, respectivamente (T1 < T2 < T3). Se asigna el valor cero lógico a cada variable
(X, Y,
Z) cuando la temperatura del proceso sea menor al valor prefijado correspondiente
(T1, T2, T3) y el valor uno en caso contrario. Se desea generar una señal que adopte
el valor lógico uno cuando la temperatura del proceso esté comprendida entre T1 y
T2 (T1≤Tp≤T2), o sea mayor o igual que T3; en caso contrario, la señal de salida
debe ser cero. Diseñar el circuito

2. La figura muestra el cruce de una autopista principal con un camino de acceso


secundario. Se colocan sensores de detección de vehículos a lo largo de los carriles
C y D (camino principal) y en los carriles A y B (camino de acceso). Las salidas de los
sensores son BAJA (0) cuando no pasa ningún vehículo y ALTA (1) cuando pasa
algún vehículo. El semáforo del cruce se controlará de acuerdo con la siguiente
lógica:

a) El semáforo E-O estará en luz verde siempre que los carriles C y D estén ocupados
b) El semáforo E-O estará en luz verde siempre que C o D estén ocupados, pero A y
B no estén ocupados
c) El semáforo N-S estará en luz verde siempre que los carriles A y B estén
ocupados, pero que C y D no lo estén
d) El semáforo N-S también estará en luz verde cuando A o B estén ocupados en
tanto que C y D estén vacíos
e) El semáforo E-O estará en luz verde cuando no haya vehículos transitando

Utilizando las salidas de los sensores A, B, C y D como


entradas diseñe un circuito lógico para controlar los
semáforos E/O y N/S y que pasen a ALTO cuando la luz
correspondiente se debe poner verde.

Elaborado por: Eyberth Rojas


3. Una corporación pequeña tiene 9 acciones, cada una de las cuales da a su titular el
derecho a un voto en las reuniones de accionistas. Las 9 acciones son propiedad de
cuatro personas, y se distribuyen así:

Sr. W: 1 acción
Sr. X: 2 acciones
Sr. Y: 3 acciones
Sr. Z: 3 acciones

Cada persona está provista de un interruptor que cierra al votar en favor (‘1’ lógico) y
abre al votar en contra (‘0’ lógico), según su participación accionaria. Es necesario
diseñar un circuito que entregue el número en BCD del total de acciones que votan en
favor de alguna propuesta, además debe existir una señal que indique si el número
de votos es mayor que 4 (‘1’ si es mayor a 4, ‘0’ el resto).

4. Preguntas de selección múltiple única respuesta.

a) En VHDL la señal contador es declarada de la siguiente forma: signal contador is


range -200 to 100. Internamente esta señal será tratada medinte registros de:
 8 bits
 9 bits
 10 bits
 11 bits
b) El número “1011010” esta en complemento a dos, que número representa en decimal:
 38
 -38
• 90
• -90
• Ninguna de las anteriores.
c) ¿Cuántos bits de selección tiene un demultiplexor de 65 canales?
 5 bits.
 6 bits
 7 bits.
 8 bits.
d) Se quiere implementar las siguientes funciones booleanas en una matriz de AND: 𝑥! =
𝐴𝐵% 𝐶 , 𝑥" = 𝐴𝐵𝐶̅ , 𝑥# = 𝐴̅𝐵𝐶̅ y 𝑥$ = 𝐴̅𝐵% 𝐶, para esto se requiere una matriz de:
 3 Compuertas AND de 3 entradas
 4 Compuertas AND de 4 entradas
 4 Compuertas AND de 3 entradas
 3 Compuertas AND de 4 entradas
 Ninguna de las anteriores
e) La señal P1 se declara: signal P1: std_logic_vector(6 to -2), en la parte descriptiva de la
arquitectura se relizan las instrucciónes:
a <= P1’rigth;
b <= P1’high;
Los valores que toman a y b respectivamente son:
 a = -2, b = 6
 a = 6, b = -2
 a = -6, b = 2
 a = -2, b = -6
 Ninguna de las anteriores

5. La Figura muestra el diagrama de RTL del módulo top denominado


“VISUALIZACION”, a la descripción en VHDL del circuito le hace falta el mapeo de los
componentes para el modulo. Complete donde sea necesario:

1. library IEEE;
2. use IEEE.STD_LOGIC_1164.ALL;
3.
4. entity visualizacion is
5. Port ( a : ;
6. b: ;
7. selx : ;
8. dout : ;
9. dig : );
10. end visualizacion;

11. architecture Behavioral of visualizacion is


12. COMPONENT sumador
13. PORT(
14. D0 : ;
15. D1 : ;
16. a1 : ;
17. a2 : );
18. END COMPONENT;
19. COMPONENT MUX2_1
20. PORT(
21. D0 : ;
22. D1 : ;
23. SEL : ;
24. s: );
25. END COMPONENT;
26. COMPONENT DEC_BCD_7SEG
27. PORT(
28. n: ;
29. seg : );
30. END COMPONENT;
31. COMPONENT DEC2_1
32. PORT(
33. din : ;
34. sal : );
35. END COMPONENT;
36. signal sa1: ;
37. signal sa2: ;
38. signal ss: ;
39. begin
40. Inst_sumador: sumador PORT
MAP( 41. D0 => ,
42. D1 => ,
43. a1 => ,
44. a2 => );
45. Inst_MUX2_1: MUX2_1 PORT MAP(
46. D0 => ,
47. D1 => ,
48. SEL => ,
49. s => );
50. Inst_DEC_BCD_7SEG: DEC_BCD_7SEG PORT MAP(
51. n => ,
52. seg => );
53. Inst_DEC2_1: DEC2_1 PORT MAP(
54. din => ,
55. sal => );
56. end Behavioral;
57.