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TRABAJO COLABORATIVO 3

JEFFERSON PASTO CAICEDO


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resultado una salida. Esos bloques o


Capitulo 7 lección 1 celdas internamente están compuestos
por una Look – Up Table (LUT) más algún
DISEÑO CON LOGICA PROGRAMABLE elemento de memoria o flip-flop. El
tamaño más utilizado es de cuatro
entradas, que permite implementar
cualquier función lógica de cuatro
I. FPGAs (FIEL entradas, o lo que es lo mismo una tabla
PROGRAMMABLE GATE de verdad de 16 renglones.
ARRAY) Las LUTs de cuatro entradas dan buenos
resultados en cuanto a su eficiencia en
Los FPGAs están basados en una área y velocidad; y este resultado ha sido
estructura regular de bloques de utilizado comercialmente.
procesamiento e interconexiones Los bloques de procesamiento de las
programables, rodeadas de bloques FPGAs comerciales usualmente son un
dedicados a entrada salida. poco más complejos que una LUT más un
FF, permitiendo mayor flexibilidad.
Algunas características son la posibilidad
de realizar bloques aritméticos con
acarreo, la posibilidad de aprovechar un
bloque que ha sido parcialmente utilizado,
permitiendo por ejemplo usar por un lado
la salida de la función combinatoria y el
elemento de memoria por separado, o la
incorporación de un mayor número de
elementos de memoria por bloque.

Las interconexiones usualmente están


organizadas en forma de malla Jerarquíca,
disponiéndose de caminos rápidos entre
bloques contiguos, caminos verticales y
caminos horizontales. De esta forma los
elementos de procesamiento forman una
Isla rodeada de líneas de interconexión.
Los elementos de procesamiento pueden
realizar funciones simples de un bajo
número de entradas para dar como
Estructura de un bloque de procesamiento
y un clúster.

Se puede decir que el porcentaje del área


utilizado para las interconexiones está
entre el 70 y 90 % del área total del chip.
Las FPGAs actuales tienen estructuras
Jerárquicas tanto en los bloques lógicos,
que se agrupan en clusters como ya fue
mencionado, como en las interconexiones
que están organizadas en caminos de
distinta longitud y retardo.

ESTRUCTURAS DE FPGAs
Se utilizan bits de SRAM para controlar el
estado de transistores de paso y líneas de
control de multiplexoner.

Seis transistores de paso conforman el


punto de interconexión, dichos transistores
son manejados por celdas de memoria de
configuración.

Interconexiones programables en una


FPGA.

Usualmente hay tres tipos diferentes de


interconexiones: Interconexiones directas
entre CLBs, Interconexiones de propósito
general que atraviesan el chip en
direcciones horizontales y verticales y
líneas largas que son reservadas para
distribuir señales críticas, típicamente
señales de reloj.
Se requieren para que trabajar señales de
alta frecuencia.
II NUEVAS INCORPORACIONES A LA Facilidades de test on-.chip
ARQUITECTURA BÁSICA DE FPGAs. Son estrategias que facilitan la prueba y el
debugging de los diseños, van desde la
Memoria posibilidad de a lectura o escritura de los
Disponibles para el diseñador y son registros y de las memorias internas.
configurables, pueden ser utilizados para
el almacenamiento de datos o para
implementar funciones combinatorias III HERRAMIENTAS DE SOFTWARE
complejas, aunque son más lentos que las (EDA, CAE, CAD)
celdas estándar, pueden ser utilizados
como RAM dual port, FIFOs o RAM Son aquellas que realizan funciones de
sincrónica. place and route y layout
Bloques Aritméticos. CAD (Computer- Aided Design)
Estos bloques implementan funciones CAE (Computer- Aided Engineering)
multiplicador – acumulador (MAC) con EDA (Electronic Design Automation)
enteros. La síntesis de alto nivel es el proceso de
compilar una descripción comportamental
Microprocesadores. dada en un lenguaje de alto nivel en una
Cuando se utilizan FPGAs para realizar descripción estructural dada a nivel de
funciones de cálculo es usual que trabajen transferencia de registros.
en conjunto con un microprocesador La síntesis lógica es el proceso de
compartiendo las tareas. Existen varios convertir una descripción RTL en un netlist
ejemplos de FPGAs que incorporan optimizado. El netlist es una descripción
microprocesadores internamente. Pueden del circuito a nivel de compuertas y
estar como hardcores o softcores. registros y las interconexiones entre estos
elementos.
Maejo de relojes Las herramientas utilizadas deben contar
Se incluyen líneas especiales rápidas para también con la capacidad de simular y
la distribución de los relojes, bloques verificar el díselo en diferentes niveles y
específicos de control de señales de reloj etapas del mismo.
y PLLS para generar internamente
diferentes frecuencias a partir de la señal Herramientas De Alto Nivel
externa. A medida que los diseños aumentan su
Entrada – salidas específicas. complejidad, aparece la necesidad de
Para que las FPGAs puedan manejar utilizar herramientas de mayor grado de
directamente líneas de alta velocidad sin abstracción para poder desarrollar
necesidad de transceivers externos, se aplicaciones cumpliendo con las
incorporan a los bloques de IO transeivers exigencias de productividad.
programables que cumplan con varios de Actualmente la mayoría de diseños se
los estándares usados ya sea en single- realizan utilizando lenguajes de
ended o diferenciales, los mismos llegan a descripción de hardware, principalmente
manejar señales de varios giga bits por VHDL y Verilog.
segundo. Cuando se piensa en diseños que utilizan
Conversores serie – paralelo de alta plataformas reconfigurables como
velocidad. aceleradores de cálculo, es que la mayoría
de los algoritmos están especificados y
probados en lenguajes de programación
como C o Matlab y no en HDLs.

El lenguajes más utilizado para sintetizar


el hardware en forma más o menos
automática es el C. System C es otra
alternativa de descripción de alto nivel,
está implementado como clases de C++ y
permite la definición de hardware a varios
niveles de abstracción.
Otro punto es la utilización de lenguajes
de programación para realizar la
verificación de un diseño. En lugar de
diseñar un test.bench en HDL es posible
describir en un lenguaje de programación.
Se han desarrollado módulos de software
que permiten enlazar simuladores HDL
con paquetes clásicos de simulación de
sistemas.

(UNAD Universidad Nacional Abierta y a


Distancia- faiber Robayo Betancourt,
2009)

I.BIBLIOGRAFÍA
UNAD Universidad Nacional Abierta y a
Distancia- faiber Robayo Betancourt.
(2009, Julio). Microelectronica. Bogotá DC,
Bogota, Colombia.

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