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EDyM. Cuestiones Digital Exámenes CDE.

Marzo 2013 – Enunciado


• En una determinada instalación industrial se precisa disponer de un sistema electrónico de control que
ejecute la siguiente secuencia de operaciones (véase la figura):
a) Al detectar la presencia de un objeto en la posición inicial de una cinta transportadora, poner ésta en
movimiento mediante la activación de una señal (Z). La señal X1, proporcionada por un sensor,
permite determinar la presencia o no de un objeto.
b) Cuando el objeto alcanza una cierta posición en la cinta (situación de la que informa la señal X2
proporcionada por un segundo sensor), la cinta debe detenerse durante 1s, tiempo durante el cual
debe además activarse una señal (T) que habilita la aplicación de un tratamiento al objeto.
c) Una vez aplicado el tratamiento, la cinta debe ponerse de nuevo en movimiento hasta que se detecta
que el objeto ha alcanzado el final de la misma, lo que indica un tercer sensor mediante la señal X3.
• Los objetos se manipulan individualmente, es decir, no es posible que aparezca un nuevo objeto al inicio
de la cinta mientras otro se encuentre aún en ella.
• La señal de sincronismo del sistema tiene una frecuencia de 1MHz.
• A la vista de estas especificaciones, el sistema electrónico debe constar de una máquina de estados y de
un temporizador controlado por la misma. Se pide:
a) Obtener razonadamente el grafo de estados de la FSM, identificando el estado inicial.
b) Obtener razonadamente el esquema eléctrico del temporizador.
T
X1 X2 X3

Marzo 2013
Z
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Marzo 2013 – Solución


Z=T=0
R=X CTR MOD 106
X1=0 R R TC TC
S0
CLK 1MHz
X1=1

R=T=0
X2=0 S1 Z=1
Funciones lógicas (biestables D) – NO PEDIDO
X2=1 X3=1

R=T=1 Q1 Q0 X3 X2 X1 TC D1 D0 R=T Z
TC=0 S2 Z=0
X X 0 X 0 0
TC=1 0 0 0 0
X X 1 X 0 1
X3=0 S3 R=X X 0 X X 0 1
T=0 0 1 0 1
Z=1 X 1 X X 1 0
Puede hacerse R=T
X X X 0 1 0
1 0 1 0
X X X 1 1 1
0 X X X 1 1
1 1 0 1
1 X X X 0 0

Marzo 2013
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Mayo 2013 – Enunciado


• Un aparcamiento gratuito de 99 plazas está dotado con barreras y detectores del paso de vehículos en la
entrada y la salida. Cada sensor activa una señal (E o S, respectivamente) cuando detecta la presencia
de un vehículo. Se desea gestionar el aparcamiento del modo siguiente:
a) Cuando esté completo, se encenderá una luz roja y, cuando disponga de plazas libres, una verde. El
nº de plazas ocupadas se indica en todo momento mediante dos visualizadores de 7 segmentos.
b) Cuando el sensor de entrada detecte la presencia de un vehículo que desea entrar y existan plazas
disponibles, se abrirá la barrera de entrada, para lo cual se activará una señal BE que se desactivará
1s después de que deje de detectarse el vehículo.
c) Cuando el sensor de salida detecte la presencia de un vehículo que desea abandonar el
aparcamiento, se abrirá la barrera de salida, para lo cual se activará una señal BS que se desactivará
1s después de que deje de detectarse el vehículo.
• Por simplicidad se asume que no puede haber simultáneamente vehículos entrando y saliendo del
aparcamiento (tiempo mínimo entre vehículos superior a 1s), que los vehículos no dan marcha atrás en
ningún caso y que en el momento de conectar el sistema el aparcamiento está totalmente vacío.
• Se pide:
a) Diagrama de bloques de un sistema electrónico,
basado en una FSM, que permita la gestión del
aparcamiento de acuerdo con estas especificaciones.
b) Grafo de estados de la FSM, su diagrama de bloques y
tabla de verdad de las correspondientes funciones
lógicas, si su realización física se lleva a cabo
mediante biestables tipo D

Mayo 2013
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Mayo 2013 – Solución apartado a)


E FL_A TC2
S D Q Q3_1 N=98

CLK C BCD CTR


R R
FL_A 4 BCD / 7 SEG 7
E G Q3..0 0 4
FL_D
S D Q E A/D 1
CLK C TC1 EN1
CLK C
BE E—(CT1=9) + E’—(CT1=0)
Bajar R Q 7

Lleno AbrirE S BCD CTR


R R
4 EN0
G Q3..0
BS
Bajar R Q E A/D TEMP. 1s
Q T FL_D
CLK C TC2 1 DISP Bajar
AbrirS S
C CLK
E FSM
S AbrirE Lleno
TC1
N=98 AbrirS
CLK

• NOTAS:
a) La visualización dinámica no está especificada  prescindible.
b) CTR1  CT=9 si ascendente, CT=0 si descendente.
c) Se supone que las barreras tienen su propio circuito de control, a partir de las señales BE y BS.
d) Aunque se usan biestables RS asíncronos, sus entradas están sincronizadas  comportamiento
síncrono.

Mayo 2013
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Mayo 2013 – Solución apartado b)


E&S

E & N=98 / AbrirE


Hay E & N=98 / AbrirE No hay
Plazas Plazas S
(0) (1)

S / AbrirS S / AbrirS

Q E S N=98 D AbrirE AbrirS


E AbrirE 0 0 0 X 0 0 0
S AbrirS 0 0 1 X 0 0 1
N=98
CC D D Q 0 1 0 0 0 1 0
CLK
0 1 0 1 1 1 0
Q 0 1 1 X X X X
1 X 0 X 1 0 0
1 X 1 X 0 0 1

• NOTAS:
a) E y S nunca están activas simultáneamente.
b) Sólo se puede activar S si hay vehículos dentro (no hay que comprobar si está vacío).
c) “Lleno” se puede obtener también directamente del bit de estado de la FSM (Q)

Mayo 2013
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Julio 2013 – Enunciado


• Para la medida de impedancias en alterna, se desea disponer de un generador de señales
sinusoidales de distintas frecuencias (0’1, 1, 10 y 100kHz), que genere 1200 muestras por
ciclo con una resolución de 12 bits, a partir de una señal de sincronismo de 120MHz. Se
dispone para ello de chips de memoria RAM de 1kB, en los que se almacenan las muestras
de la función seno, y de bloques funcionales combinacionales y secuenciales. Un
convertidor D/A de 12 bits transforma las combinaciones binarias en los correspondientes
valores analógicos. La frecuencia de trabajo se selecciona mediante sendos
microinterruptores. El funcionamiento del sistema, una vez alimentado, es continuo. Se
pide obtener razonadamente el esquema eléctrico detallado del generador, identificando
claramente todos los bloques funcionales y señales necesarios para realizar las distintas
operaciones requeridas: generación de la frecuencia de trabajo, direccionamiento de
memoria ý conexión de los chips de memoria RAM.

Julio 2013
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Julio 2013 – Solución (I)


• Las muestras se almacenan en memoria, tamaño 1200x12
• La memoria se direcciona con un contador de capacidad 1200 (11 bits), de forma que a
la salida aparecen cíclicamente las 1200 muestras.

CLK120
CLK120 CTR MOD 1200
DIV. FREC. RAM
2 CONF. G 1200x12
SEL f 11 12
Señal
Q A10÷0 Q digital
CTR 10÷0
CLK120

• Para cada frecuencia de trabajo el contador trabaja a 1200·f  120, 12, 1’2 y 0’12MHz.
• Estas frecuencias se obtienen a partir de la señal de reloj principal.
• La frecuencia de trabajo se selecciona mediante un multiplexor de 4 canales a partir de
los valores fijados en los microinterruptores.

+V 3
TC10
BCD CTR BCD CTR BCD CTR 2
CLK120 CLK120 TC100 Frec
CLK120 1C 1C 1
TC10 TC100 TC1000 0
TC G1 1TC G1 1TC
2
SEL. f

Julio 2013
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Julio 2013 – Solución (II)


• Tamaño RAM 1200x12  4 chips de 1kB.

RAM 1kB x 8 RAM 1kB x 8


CTR 10 CS CTR 10 CS
OE IO 7÷0 OE IO 3÷0
+V WE +V WE

CTR 9÷0 A 9÷0 8 CTR 9÷0 A 9÷0 4


D 7÷0 D 11÷8
RAM 1kB x 8 RAM 1kB x 8
CTR 10 CS CTR 10 CS
OE IO 7÷0 OE IO 3÷0
+V WE +V WE

CTR 9÷0 A 9÷0 CTR 9÷0 A 9÷0

CTR 10 CTR 10

Julio 2013
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Mayo 2014 – Enunciado


• Obtenga razonadamente el esquema eléctrico de un circuito que permita medir el desfase
(con signo) entre dos señales digitales de 100kHz, con una resolución de 10ns, así como el
grafo de estados de su unidad de control. El circuito debe disponer de una señal de
activación y almacenar el valor del desfase en un registro. No se debe realizar una nueva
medida de desfase mientras el registro no haya sido leído por un sistema supervisor, al que
se debe informar de la disponibilidad de cada nueva medida.

Mayo 2014
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Mayo 2014 – Solución


• 100 kHz, 10 ns  1000 tramos  contador de 10 bits con reloj de 100 MHz
• El contador estará reseteado mientras el sistema esté inactivo o activo pero no se detectó
flanco en ninguna de las señales

Reset R CTR 10
Parado
10
CE CE
Q Desfase
CLK100M

• Detectores de flanco, uno por señal (mismo flanco en las dos)

F_A F_B
A D B D
CLK100M Q CLK100M Q

Mayo 2014
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Mayo 2014 – Solución


• Señales A (referencia) y B. Si se detecta flanco en cualquiera de ellas, se permite que el
contador cuente. Si el primer flanco que se detecta es el de A, se considera desfase
positivo, en caso contrario negativo. Al llegar el flanco de la segunda señal, se inhibe el
contador y su valor se guarda en un registro de 11 bits (complemento a dos, se calcula con
la condición de signo). La señal de carga sirve como aviso al sistema supervisor. Al estar
inhibido el contador, no hay problema en realizar sucesivas cargas mientras no se produce
la lectura. No se vuelve al estado inicial hasta que el sistema supervisor active la señal de
lectura (flanco).

F_L Act + F _ A • F _ B
Lectura D
Q
CLK100M
Act
Parado E0 Act + F _ L
Act • F _ A • F _ B
11
NEG Act • F _ A • F _ B
D_S
10 Act Act • F _ A • F _ B
Desfase
Carga
c-a-2 CE, NEG
E1 E2 Act • F _ A E3 Act • F _ L
Reset R REG
CE
11 Act • F _ B
CE
Carga Act • F _ A
11 Q Desfase_S Act • F _ B
D_S D
CLK100M

Mayo 2014
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Junio 2014 – Enunciado


• Se dispone de un convertidor analógico-digital de 8 bits y tiempo de conversión 100 ns, con
señales de inicio (IC) y fin de conversión (FC) y un registro de salida en el que se almacena
la combinación binaria (DATO) correspondiente al último valor analógico convertido. Se
desea disponer de un circuito que permita realizar ráfagas de 1000 medidas a una
frecuencia de muestreo de 1 MHz y almacene en un registro el valor máximo de las
muestras obtenidas en una ráfaga, para su lectura por un sistema remoto. El circuito lleva a
cabo una ráfaga en respuesta a la activación por el sistema remoto de una señal de control
(ACT), que no puede desactivarse hasta que se haya completado la ráfaga. Al finalizar una
ráfaga, el circuito debe activar una señal de aviso (FIN) y no realizar ninguna otra acción
hasta que se desactive la señal ACT, indicación de que el sistema remoto recuperó el valor
máximo medido en la ráfaga. Obtenga razonadamente el esquema eléctrico del circuito y el
grafo de estados de su unidad de control.

ACT
Señal 8 Circuito FIN Sistema
analógica CAD Digital Remoto
8
DATO
FC MAX
IC

Junio 2014
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Junio 2014 – Solución


CTR
MOD 50
RESET A
R
RAFAGA TC T1M

CLK_50

CTR
MOD 1000
A R
T1M G TC FIN_RAFAGA
CLK_50 8 COMP 8
DATO P
P>Q MAYOR
REG 8 8
A R MAX Q
MAYOR 8
G
ACT_COMP 8 Q MAX
DATO D

CLK_50

Junio 2014
EDyM. Cuestiones Digital Exámenes CDE.14

Junio 2014 – Solución


RESET UC
ACT RAFAGA
FC IC
T1M ACT_COMP
FIN_RAFAGA
CLK_50 FIN

ACT ACT
E0
ACT
ACT E4
FIN
RAFAGA
E1 IC FIN_RAFAGA
FIN _ RAFAGA • T1M
FC
FIN _ RAFAGA • T1 M
FC
E2 E3
RAFAGA RAFAGA
ACT_COMP

Junio 2014

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