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Informe de laboratorio №1: compuertas lógicas

Article · September 2015

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Raúl Alberto Aponte Suárez

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 1

Informe de laboratorio №1
Compuertas lógicas
Rudy Stefan Vargas Simbaqueba†
Elkin Jesús Coronel Duarte‡ y Raúl Alberto Aponte Suárez†

Resumen—El presente documento muestra una descripción Tecnología CMOS: Lógica MOS Complementaria (en in-
física de las compuertas lógicas utilizadas en el laboratorio. glés: Complementary Metal-Oxide Semiconductor). Esta tec-
Abstract—The present document shows a physical description nología emplea transistores de efecto de campo NMOS Y
of the logic gates used at the laboratory. PMOS.
摘要 —本文件示出了在实验室中使用的逻辑门的物理描述。 Tecnología TTL: Lógica de Transistor a Transistor (en
Riassunto—Il presente documento mostra una descrizione inglés: Transistor-to-Transistor Logic). Esta tecnología hace
fisica delle porte logiche utilizzate in laboratorio. uso de resistencias, diodos y transistores bipolares para obtener
Resumo—O presente documento expõe uma descrição física funciones lógicas estándar.
das portas lógicas usadas no laboratório.
Resumo—La nuna dokumento montras fizikan priskribon de
la logiko pordegoj uzita ĉe la laboratorio.
‫תקציר—המסמך הנוכחי מראה תיאור פיזי של השערים הלוגיים המשמשים‬
.‫במעבדה‬ II. Análisis de resultados
Zusammenfassung—Das vorliegende Dokument zeigt eine phy-
sikalische Beschreibung der Logikgatter im Labor eingesetzt.
Резюме—Настоящий документ представляет собой A. Puerta NOR
физическое описание логического вентиля использованного
в лаборатории.
Se construyó el circuito para comprobar la tabla de verdad
Palabras clave—compuerta lógica.
de la forma:
Index Terms—logic gate.
关键字 —逻辑门。
Parole chiave—porta logica. A B Y
Palavras-chave—porta lógica. 0 0 1
Ŝlosilvortoj—logiko-pordeto. 0 1 0
.‫מילות מפתח—שער לוגי‬
1 0 0
Stichworte—Logikgatter.
1 1 0
Главное слово—логический вентиль.
Cuadro II-A.1: tabla de verdad de la compuerta NOR.
I. Marco teórico

conectando una señal de cd de +5 V y 0 V como valores

de 1 y 0 lógicos respectivamente. La salida se enseñó con un
LED.

Figura I-.1: Encapsulado tipo DIP utilizado para la práctica.

† Cód.: 02223502 (correo electrónico: rsvargass@unal.edu.co)
‡ Cód.: 02223448 (correo electrónico: ejcoroneld@unal.edu.co)
† Cód.: 02223677 (correo electrónico: raaapontesu@unal.edu.co) Figura II-A.1: señal para el valor 0 en la salida.
 2

cuadrada que varía de 0 V a +5 V. La señal obtenida fue

medida con el osciloscopio como se observa:

Figura II-A.2: señal para el valor 1 en la salida.

B. Puerta NAND
Figura III-A.1: señal obtenida para la compuerta NOR de TTL.
Se construyó el circuito para comprobar la tabla de verdad
de la forma:
El retraso es de aproximadamente 75 ms, lo cual concuerda
A B Y de forma cercana a lo establecido en la hoja de datos del
0 0 1
fabricante, de 67 ms, lo cual es razonablemente cercano a lo
visto en la compuerta usada.
0 1 1
1 0 1 B. Compuerta AND
1 1 0
Se conectó una señal de cd de +5 V a la entrada de la
Cuadro II-B.1: tabla de verdad de la compuerta NAND. compuerta AND hecha a partir de NAND de la familia TTL
practicada en el numeral 1 de esta práctica. En la otra entrada
conectando una señal de cd de +5 V y 0 V como valores se conecto una señal cuadrada que varía de 0 V a +5 V.
de 1 y 0 lógicos respectivamente. La salida se enseñó con un La señal obtenida fue medida con el osciloscopio como se
LED. observa:

Figura II-B.1: señal para el valor 0 en la salida. Figura III-B.1: señal obtenida para la compuerta AND a partir
de NAND de TTL.

En contraste con la otra compuerta, el retraso es de aproxi-

madamente 90 ms, la señal se retrasa un poco más debido a
ser implementada a partir de otras compuertas, lo cual produce
que las capacitancias internas del integrado retrasen un poco
más la señal, no obstante, este retraso es insignificante para
aplicaciones discretas como ésta.

1)
Figura II-B.2: señal para el valor 1 en la salida.
III. Visualización del retardo de la señal
A. Compuerta NOR
Se conectó una señal de cd de +5 V a la entrada de la
compuerta NOR. En la otra entrada se conecto una señal
IV. Preguntas
a) La compuerta AND a partir de NAND implica
negar dos veces la NAND, como se presentó en
el preinforme.
b) La compuerta OR a partir de NAND se produce
usando la ley de DeMorgan como se presentó en
el preinforme.
c) La compuerta NOT a partir de NAND implica
conectar las dos entradas entre sí y dejar una en
común. Esto niega cualquier entrada.
 3

d) La compuerta XOR a partir de NAND se presenta

conectando el puente en forma de rombo como
sigue:

Figura IV-.2: circuito para XOR en términos de NAND.

e) La compuerta AND a partir de NOR se produce

usando la ley de DeMorgan como se presentó en
el preinforme.
f) La compuerta OR a partir de NOR implica negar
dos veces la NAND, como se presentó en el
preinforme.
g) La compuerta NOT a partir de NOR implica conec-
tar las dos entradas entre sí y dejar una en común.
Esto niega cualquier entrada.
h) La compuerta XOR a partir de NOR se presenta
conectando el puente en forma de rombo como
sigue:

Figura IV-.3: circuito para XOR en términos de NAND.

2) Para interpretar el retraso de manera fiel a la señal en

una compuerta lo más razonable es utilizar una señal
cuadrada.
3) Las familias CMOS y TTL difieren en tiempo de retraso,
tensión nominal de alimentación, velocidad en respuesta
y otras debido principalmente a la construcción de las
mismas. Los transistores implicados en TTL son del tipo
BJT, para baja potencia y alta velocidad de respuesta
en las entradas. En CMOS se presentan transistores de
efecto de campo, son polarizados con 3 V y funcionan
para altas potencias.

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