SECUENCIALES SSI

Circuitos Secuenciales
Circuitos combinacionales
•Salida depende de las entradas.

• Ejemplos:
• Codificador.
• Detección de tanque lleno.
Circuitos Secuenciales
Circuitos combinacionales
•Salida depende de las entradas.

• Ejemplos:
• Codificador.
• Detección de tanque lleno.

Circuitos secuenciales
• Salida depende de las
entradas y del estado previo

•Ejemplos:
•Contador.
•Control de ascensor.
Circuitos Secuenciales
Diagramas de estado y tabla de transiciones.
Contador de 4 estados.
X=0 cuenta descendente. X=1 cuenta ascendente.

Estado Est. Futuro Est. Futuro

actual X=0 X=1
S0 S3 S1
S1 S2 S2
S2 S1 S3
S3 S0 S0
Circuitos Secuenciales
Diagramas de estado y tabla de transiciones.
Contador de 4 estados.
X=0 cuenta descendente. X=1 cuenta ascendente.

Estado Est. Futuro Est. Futuro

actual X=0 X=1
S0 S3 S1
S1 S2 S2
S2 S1 S3
S3 S0 S0

El estado futuro depende de las

entradas y del estado actual.
NECESIDAD DE MEMORIA
Dispositivos de memoria
•Los dispositivos de memoria básicos son dispositivos biestables:
existen indefinidamente en uno de los dos posibles estados.

•Los datos binarios se guardan haciendo que el elemento de

memoria conmute entre los estados 0 y 1.

•Los dispositivos de memoria tienen una o mas entradas para

realizar la transición entre estados.

•Los dispositivos mas comunes son los LATCHES y FLIP-FLOPs.

Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0
0 1 0 0 1
0 1 0
0 1 1
1 0 0

0 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 1 0 0 1
0 1 0
0 1 1
1 0 0

0 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 0 0 0 1
0 1 0
0 1 1
1 0 0

0 1 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 0 0 0 1 1
0 1 0
0 1 1
1 0 0

0 1 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 1 0 0 1 1
0 1 0
0 1 1
1 0 0

1 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 1 0 0 1 1
0 1 0 0
0 1 1
1 0 0

1 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 0 0 0 1 1
0 1 0 0
0 1 1
1 0 0

1 1 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
0 0 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0

1 1 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 1 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0

0 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 1 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1

0 0 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 0 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1

0 1 1
1
0
1
1
0
1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 0 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1

0 1 1
1
0
1
1
0
1

1 1 1
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 0 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1

1 0 1
1
0
1
1
0
1
-
1 1 1 -
Dispositivos de memoria. Latch
• Los latches se construyen utilizando compuertas NOR o NAND, en
una estructura realimentada.
S R Qn Qn+1
0 0 0 0
1 0 0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1

1 0 1
1
0
1
1
0
1
-
1 1 1 -

S=R=1 lleva a un estado inválido

Con Q=/Q.
El próximo estado lo determinan los
retardos de las compuertas
Latch SR NOR. Diagrama de tiempo

S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -
Latch SR NOR. Diagrama de tiempo

S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0 SET RESET ESTADO
0 1 1 0 INVALIDO
1 0 0 1
Estado futuro
1 0 1 1
desconocido
1 1 0 -
1 1 1 -
Latch NOR. Ecuación caracteristica
SR

Qn 0 0 x 1
1 0 x 1

S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -
Latch NOR. Ecuación caracteristica
SR

Qn 0 0 x 1
1 0 x 1

S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -
Latch SR NAND.
SR

Qn x 1 0 0
X 1 1 0

/S /R Qn Qn+1
0 0 0 -
0 0 1 -
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Latch SR con compuerta de habilitación.
•Normalmente se desea evitar que cambios en las entradas S y R afecten la salida.
•Para ello se recurre a una compuerta que inhiba los cambios en S y R.
•Un pulso en C “transfiere” el estado de las entradas al latch.
Latch SR con compuerta de habilitación.

SET RESET ESTADO

INVALIDO

Estado futuro
desconocido
Latch JK.
• Un latch JK se diseña para evitar la condición no válida de los latches RS.
• Se define la condición J=K=1 para invertir el estado de la salida.

J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Latch JK. Tabla reducida
•La tabla de transiciones se puede representar en forma reducida.
•El estado futuro se indica en función del estado actual.
•Es útil para visualizar el comportamiento.

J K Qn Qn+1
0 0 0 0
0 0 1 1
J K Qn+1
0 1 0 0
0 0 Qn
0 1 1 0
0 1 0
1 0 0 1
1 0 1
1 0 1 1
1 1 /Qn
1 1 0 1
1 1 1 0
Latch JK. Ecuación característica y diagrama
de estados.
JK

Qn 0 0 1 1
1 0 0 1

J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Latch D (latch transparente)
• Un latch D transfiere el estado de su entrada a la salida en forma directa.
• Es el componente básico de muchos dispositivos electrónicos, como contadores y
registros de desplazamiento.

D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1
Latch T (toggle)
• Un latch T invierte la salida cuando la señal de control está activa

T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0
Síntesis de un Latch a partir de otro
• Un elemento de memoria dado siempre puede realizarse a partir de otro y un circuito
combinacional.

Circuito combinacional Elemento de memoria

(latch RS en este caso)
Síntesis de un Latch a partir de otro
• El método de las transiciones consiste en determinar que salidas debe tener el
circuito combinacional, para lograr el proximo estado deseado en función de las entradas
y el estado actual.

J K Qn+1 S R Qn+1
0 0 Qn 0 0 Qn
0 1 0 0 1 0
1 0 1 1 0 1
1 1 /Qn 1 1 -
Síntesis de un Latch a partir de otro
• El procedimiento consiste en plantear las salidas deseadas del circuito combinacional
(entradas al latch) en función de la transición deseada:
Transición deseada

Tabla de transiciones J K Qn Qn+1 S R

del Latch de partida 0 0 0 0
S R Qn+1 0 0 1 1
0 0 Qn 0 1 0 0
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 - 1 0 1 1
1 1 0 1
1 1 1 0

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• El procedimiento consiste en plantear las salidas deseadas del circuito combinacional
(entradas al latch) en función de la transición deseada:
Transición deseada

Tabla de transiciones J K Qn Qn+1 S R

del Latch de partida 0 0 0 0
S R Qn+1 0 0 1 1
0 0 Qn 0 1 0 0
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 - 1 0 1 1
1 1 0 1
1 1 1 0

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• El procedimiento consiste en plantear las salidas deseadas del circuito combinacional
(entradas al latch) en función de la transición deseada:
Transición deseada

Tabla de transiciones J K Qn Qn+1 S R

del Latch de partida 0 0 0 0 0 x
S R Qn+1 0 0 1 1
0 0 Qn 0 1 0 0
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 - 1 0 1 1
1 1 0 1
1 1 1 0

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• El procedimiento consiste en plantear las salidas deseadas del circuito combinacional
(entradas al latch) en función de la transición deseada:
Transición deseada

Tabla de transiciones J K Qn Qn+1 S R

del Latch de partida 0 0 0 0 0 x
S R Qn+1 0 0 1 1 x 1
0 0 Qn 0 1 0 0
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 - 1 0 1 1
1 1 0 1
1 1 1 0

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• El procedimiento consiste en plantear las salidas deseadas del circuito combinacional
(entradas al latch) en función de la transición deseada:
Transición deseada

Tabla de transiciones J K Qn Qn+1 S R

del Latch de partida 0 0 0 0 0 x
S R Qn+1 0 0 1 1 x 1
0 0 Qn 0 1 0 0 0 X
0 1 0 0 1 1 0 0 1
1 0 1 1 0 0 1 1 0
1 1 - 1 0 1 1 x 0
1 1 0 1 1 0
1 1 1 0 0 1

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• Finalmente se sintetizan las salidas combinacionales

Transición deseada

JK
J K Qn Qn+1 S R
Qn 0 0 1 1
0 0 0 0 0 x
S:
0 0 1 1 x 1 x 0 0 x

0 1 0 0 0 X
0 1 1 0 0 1
1 0 0 1 1 0 JK
1 0 1 1 x 0
Qn x x 0 0
1 1 0 1 1 0
R:
1 1 1 0 0 1 0 1 1 0

Entradas del circuito Salidas combinacionales

(entradas al latch de origen)
Síntesis de un Latch a partir de otro
• Finalmente se sintetizan las salidas combinacionales

JK

Qn 0 0 1 1
S:
x 0 0 x

JK

Qn x x 0 0
R:
0 1 1 0
Bibliografía
• Nelson, Víctor P., et al. Análisis y diseño de circuitos lógicos digitales.
Pearson Educación, 1996.
•Tocci, Ronald J. Digital Systems: principles and applications.
Pearson Education, 1980