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DEBER I PARCIAL
REALIZADO POR:
NRC 3740
SANGOLQUÍ, 2019
II
Contenido
III
Lista de Figuras
III
Lista de tablas
1
Desde la creación del transistor los circuitos integrados han ido evolucionando con los años,
donde la densidad de integración y el rendimiento han ido aumentando exponencialmente, este
crecimiento en las mejoras de las características de los IC es más conocida con la Ley de Moore,
propuesta por Gordon Moore en los años 60, debido a que se observó que alrededor de 1 o 2
años la complejidad de integración se duplicaba.
Una de las principales características de esta evolución mostrada a través de graficas es que
en ningún momento con el paso de las décadas se mostró algún decrecimiento; del mismo modo
que evoluciono la fabricación de IC con cada vez más transistores también lo hizo en la forma
en la que se diseñan estos circuitos digitales.
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Últimamente han aparecido frameworks de diseño asistido por computadora para circuitos
integrados digitales que contienen varias herramientas de diseño entre las cuales una de las más
importantes son las librerías de celdas, las cuales contienen documentación completa y
caracterización del comportamiento de las celdas.
Como la tecnología relacionada con los semiconductores sigue avanzando con los años,
siguiendo la ley de Moore, se necesita diseñar e implementar una nueva librería de
modulo cada vez que se produce un cambio en la tecnología.
El diseño de un modelo o celda necesita un conocimiento profundo del funcionamiento
interno.
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Las aproximaciones basadas en la abstracción solo son correctas hasta cierto grado, de
modo que no abordan los problemas causados por la interconexión de cables como los
retardos o la introducción de resistencias, capacitancias e inductancias parasitas.
Las señales de reloj y las líneas de alimentación se vuelve problemas críticos a medida
que se sigue escalando en el tamaño de los IC, donde se ven afectados aspectos como
la distribución del reloj, circuitos de sincronización y la distribución del suministro de
voltaje.
A medida que avanza la tecnología y con ella nuevas cuestiones de diseño, siempre
aparecerán nuevos problemas ligados a ellas.
Durante la fabricación de un IC se pueden dar ciertas variaciones que afectan el
funcionamiento de un circuito y que no corresponden con el comportamiento de las
simulaciones hechas por el fabricante.
Por todos problemas brevemente descritos y por los que surgen con el tiempo el
conocimiento de técnicas de diseño de IC se hace un componente esencial para un diseñador
de sistemas digitales, el cual debe entender y hacer frente a situaciones inesperadas y
determinar los efectos dominantes cuando se analiza un diseño (Rabaey, Chandrakasan, &
Nikolic, 2002).
En esta sección se define un conjunto de propiedades básicas del diseño digital. Estas
propiedades ayudan a cuantificar la calidad de un diseño desde diferentes perspectivas: costo,
funcionalidad, robustez, rendimiento y consumo de energía. La importancia de estas métricas
depende de la aplicación.
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El costo total de cualquier producto se puede separar en dos componentes: los gastos
recurrentes o el costo variable, y los gastos no recurrentes o el costo fijo.
Costos Fijos
Además, uno tiene que contabilizar los costos indirectos, los gastos generales de la
compañía que no pueden facturarse directamente a un producto. Incluye, entre otros, la
investigación y el desarrollo (I + D) de la empresa, la fabricación de equipos, el marketing, las
ventas y la construcción de infraestructura.
Costos Variables
𝑐𝑜𝑠𝑡𝑜 𝑓𝑖𝑗𝑜
𝑐𝑜𝑠𝑡𝑜 𝑝𝑜𝑟 𝐶𝐼 = 𝑐𝑜𝑠𝑡𝑜 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒 + ( )
𝑣𝑜𝑙𝑢𝑚𝑒𝑛
El impacto del costo fijo es más pronunciado para productos de pequeño volumen. Es por
ello que tiene sentido formar un gran equipo de diseño para trabajar durante varios años en un
producto de gran éxito como un microprocesador.
El proceso de fabricación de un CI agrupa una cantidad de circuitos idénticos en una sola oblea.
Al finalizar la fabricación, la oblea se corta en dies, que luego se empaquetan individualmente
después de ser probados.
Figura 2. Oblea terminada, cada rectángulo representa un die, en este caso un microprocesador AMD Duron
El cost of die depende del número de dies buenos en una oblea y del porcentaje de aquellos
que son funcionales. El último factor se llama el die yield (rendimiento).
𝑐𝑜𝑠𝑡 𝑜𝑓 𝑤𝑎𝑓𝑒𝑟
𝑐𝑜𝑠𝑡 𝑜𝑓 𝑑𝑖𝑒 =
𝑑𝑖𝑒𝑠 𝑝𝑒𝑟 𝑤𝑎𝑓𝑒𝑟 × 𝑑𝑖𝑒 𝑦𝑖𝑒𝑙𝑑
El número de dies por oblea es, en esencia, el área de la oblea dividida por el área del die.
La situación actual es algo más complicada ya que las obleas son redondas y las fichas son
cuadradas. Los dies alrededor del perímetro de la oblea se pierden. El tamaño de la oblea ha
aumentado constantemente a lo largo de los años, produciendo más matrices por ciclo de
fabricación.
La relación real entre el costo y el área es más compleja y depende del die yield. Tanto el
material del sustrato como el proceso de fabricación introducen fallas que pueden hacer que
falle un chip. Suponiendo que los defectos se distribuyen aleatoriamente sobre la oblea y que
el rendimiento es inversamente proporcional a la complejidad del proceso de fabricación,
obtenemos la siguiente expresión:
fallas inducidas por el material y el proceso. Un valor entre 0.5 y 1 defectos / cm2 es típico en
estos días, pero depende en gran medida de la madurez del proceso.
La conclusión es que el número de dies funcionales por oblea y, por lo tanto, el costo por
die dependen mucho del área del die. Si bien el rendimiento tiende a ser excelente para los
diseños más pequeños, cae rápidamente una vez que se supera un cierto umbral. Teniendo en
cuenta las ecuaciones derivadas anteriormente y los parámetros típicos, podemos concluir que
los costos de los troqueles son proporcionales a la cuarta potencia del área:
Un requisito principal para un circuito digital es, obviamente, que realice la función para la
que está diseñado. El comportamiento medido de un circuito fabricado normalmente se desvía
de la respuesta esperada. Una razón para esta aberración son las variaciones en el proceso de
fabricación. Las dimensiones, los voltajes de umbral y las corrientes de un transistor MOS
varían entre corridas o incluso en una oblea o matriz. La presencia de fuentes de ruido
perturbadoras dentro o fuera del chip es otra fuente de desviaciones en la respuesta del circuito.
Las señales de ruido pueden ingresar a un circuito de muchas maneras. Algunos ejemplos
de fuentes de ruido digital se muestran en la Figura 3. Por ejemplo, dos cables colocados uno
al lado del otro en un circuito integrado forma un condensador de acoplamiento y una
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inductancia mutua. Por lo tanto, un cambio de voltaje o corriente en uno de los cables puede
influir en las señales en el cable vecino. El ruido en los rieles de potencia y tierra de una
compuerta también influye en los niveles de señal en la compuerta.
La mayor parte del ruido en un sistema digital se genera internamente, y el valor del ruido
es proporcional a la oscilación de la señal. El nivel de ruido provocado por las fuentes de
alimentación se expresa directamente en voltios o amperios. Las fuentes de ruido que son
función del nivel de señal se expresan mejor como una fracción o porcentaje del nivel de señal.
El ruido es una preocupación importante en la ingeniería de circuitos digitales. Cómo hacer
frente a todas estas perturbaciones es uno de los principales desafíos en el diseño de circuitos
digitales de alto rendimiento.
Los circuitos digitales (DC) realizan operaciones en variables lógicas (o booleanas). Una
variable lógica x solo puede asumir dos valores discretos:
𝑥 ∈ {0, 1}
Una variable lógica es, sin embargo, una abstracción matemática. En una implementación
física, dicha variable está representada por una cantidad eléctrica. Este voltaje eléctrico se
convierte en una variable discreta al asociar un nivel de voltaje nominal con cada estado lógico
1 → 𝑉𝑂𝐻 , 0 → 𝑉𝑂𝐿 , donde 𝑉𝑂𝐻 y 𝑉𝑂𝐿 representan los niveles lógicos alto y bajo,
respectivamente. La diferencia entre los dos se llama lógica u oscilación de señal 𝑉𝑠𝑤 .
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Incluso si se aplica un valor nominal ideal a la entrada de una puerta, la señal de salida a
menudo se desvía del valor nominal esperado. Estas desviaciones pueden ser causadas por el
ruido o por la carga en la salida de la compuerta. Las regiones de altos y bajos voltajes
aceptables están delimitadas por los niveles de voltaje de 𝑉𝐼𝐻 y 𝑉𝐼𝐿 , respectivamente. Estos
representan por definición los puntos donde la ganancia (= 𝑑𝑉𝑜𝑢𝑡 / 𝑑𝑉𝑖𝑛) del VTC es igual
a -1. La región entre 𝑉𝐼𝐻 y 𝑉𝐼𝐿 se llama región indefinida. Las señales de estado estacionario
deben evitar esta región si se debe garantizar el funcionamiento adecuado del circuito.
Márgenes de ruido
Para que una puerta sea robusta e insensible a las perturbaciones de ruido, es esencial que
los intervalos "0" y "1" sean lo más grandes posible. Los márgenes de ruido NML (margen de
ruido bajo) y NMH (margen de ruido alto) dan una medida de la sensibilidad de una puerta al
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ruido, que cuantifican el tamaño de los "0" y "1" legales, respectivamente, y establecen un
umbral máximo fijo en el valor de ruido:
Es obvio que los márgenes deben ser mayores que 0 para que un circuito digital sea
funcional y, de preferencia, debe ser lo más grande posible.
Propiedad regenerativa
Mientras la señal se encuentre dentro de los márgenes de ruido, la siguiente puerta continúa
funcionando correctamente, aunque su voltaje de salida varía del nominal. Esta desviación se
agrega al ruido inyectado en el nodo de salida y se pasa a la siguiente puerta. El efecto de
diferentes fuentes de ruido puede acumularse y eventualmente forzar un nivel de señal en la
región indefinida. Esto, afortunadamente, no sucede si la puerta posee la propiedad
regenerativa, lo que asegura que la señal perturbada converge gradualmente a uno de los niveles
de voltaje nominal después de pasar por una serie de etapas lógicas.
Para ser regenerativo, el VTC debe tener una región transitoria (o región indefinida) con
una ganancia mayor que 1 en valor absoluto, limitada por las dos zonas legales, donde la
ganancia debe ser menor que 1. Dicha puerta tiene dos puntos estables de operación. Esto aclara
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la definición de los niveles de VIH y VIL que forman los límites entre las zonas legales y
transitorias.
Inmunidad al ruido
Suponemos, que el margen de ruido es igual a la mitad de la oscilación de la señal (tanto para
H como para L). Para funcionar correctamente, el margen de ruido debe ser mayor que la suma
de los valores de ruido acoplados.
𝑉𝑠𝑤
𝑉𝑁𝑀 = ≥ ∑ 𝑓𝑖 𝑉𝑁𝑓𝑖 + ∑ 𝑔𝑗 𝑉𝑠𝑤
2
𝑖 𝑗
2 ∑𝑖 𝑓𝑖 𝑉𝑁𝑓𝑖
𝑉𝑠𝑤 ≥
1 − 2 ∑𝑗 𝑔𝑗
Esto deja en claro que la oscilación de la señal (y el margen de ruido) tiene que ser lo
suficientemente grande como para superar el impacto de las fuentes fijas (𝑓 𝑉𝑁𝑓 ). Por otro lado,
la sensibilidad a las fuentes internas depende principalmente de las capacidades de supresión
de ruido de la puerta, esta es la proporcionalidad o factores de ganancia 𝑔𝑗 . En presencia de
grandes factores de ganancia, aumentar la oscilación de la señal no sirve de nada para suprimir
el ruido, ya que el ruido aumenta proporcionalmente.
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Directividad
La propiedad de directividad requiere que una puerta sea unidireccional, es decir, los
cambios en un nivel de salida no deberían aparecer en ninguna entrada inmutable del mismo
circuito. Si no, una transición de señal de salida se refleja en las entradas de la puerta como una
señal de ruido, afectando la integridad de la señal.
Fan-In y Fan-Out
El fan-in de una puerta se define como el número de entradas a la puerta (Figura 6b). Las
compuertas con un gran abanico tienden a ser más complejas, lo que a menudo resulta en
propiedades estáticas y dinámicas inferiores.
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(a) (b)
En base a las observaciones anteriores, podemos definir la puerta digital ideal desde una
perspectiva estática. Su VTC se muestra en la Figura 7 y tiene las siguientes propiedades:
ganancia infinita en la región de transición, con márgenes de ruido altos y bajos iguales a la
mitad del rango lógico. Las impedancias de entrada y salida de la puerta ideal son infinito y
cero, respectivamente (es decir, la puerta tiene un abanico ilimitado). Si bien este VTC ideal es
desafortunadamente imposible en diseños reales, algunas implementaciones, como el inversor
CMOS estático, se acercan.
1.3.3 Rendimiento
Para la medición del rendimiento, dependemos de la arquitectura del procesador y del diseño
de los circuitos lógicos.
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Una puerta entonces mostrará diferentes tiempos de respuesta para cuando una onda
ascienda o descienda, por lo cual es necesario también definir la tpLH, que es el tiempo de
respuesta de la puerta para una transición de salida de un estado bajo a alto, mientras que tpHL,
es la transición de alto a bajo. El retardo de propagación se puede definir como el promedio de
tpLH y tpHL.
Se puede decir que la propagación está en función de entrada y salda, sin embargo, también
depende de otros factores como el tiempo de aumento y caída tr y tf.
1.4. Resumen
En este capítulo trata sobre la historia y las tendencias en el diseño de circuitos digitales.
Además de las métricas de calidad importantes, utilizadas para evaluar la calidad de un diseño:
costo, funcionalidad, robustez, rendimiento y disipación de energía/potencia.
El rendimiento del chip se debe a componentes parásitas inductivas y capacitivas que ha ido
mejorando en los últimos años. Además, que el número de pines de entrada y salida del chip
es proporcional a la complejidad del circuito en el chip. E. Rent de IBM establece una relación
en el número de entrada y salida con la complejidad del circuito.
𝑃 = 𝐾 ∗ 𝐺𝛽
Tabla 1 Constantes para varias clases de sistemas. En Digital Integrated Circuits - A Design Perspective (2nd
Ed) (p. 59) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Aplicación β K
Memoria estática 0.12 6
Microprocesador 0.45 0.82
Matriz de la compuerta 0.5 1.9
Computadora de alta velocidad (chip) 0.63 1.4
Computadora de alta velocidad (placa) 0.25 82
Debido a su multifuncionalidad, un buen paquete debe cumplir con una gran variedad de
requisitos.
Requisitos eléctricos: los pines deben poseer baja capacitancia (entre cables como el sustrato),
resistencia e inductancia y se debe ajustar una impedancia característica grande para optimizar
el comportamiento de la línea de transmisión.
Bajo costo: si se considera cerámica para el diseño de chips permite un mayor rendimiento en
comparación a los paquetes de plástico, lo que conlleva un mayor costo. El aumento de la
capacidad de eliminación de calor de un paquete también tiende a aumentar el costo del
empaquetado, una mayor disipación requiere un empaquetado de cerámica más costoso. A
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diferencia de un empaque de plástico que disipa 1W a 2W con un costo muy bajo, existen chips
que disipan hasta 50W, pero requieren de accesorios especiales de disipador de calor.
Los paquetes se pueden clasificar de muchas maneras diferentes: por su material principal,
el número de niveles de interconexión y los medios utilizados para eliminar el calor.
Generalmente se emplean materiales del tipo cerámico y polímeros plásticos para el cuerpo
del empaquetado del circuito integrado, se utilizan polímeros plásticos debido a su bajo costo,
no obstante, estos poseen propiedades térmicas inferiores a la de los elementos cerámicos,
además de tener un coeficiente de expansión térmico cercano al de las interconexiones de los
metales, por otro lado, la desventaja que poseen los elementos cerámicos es su alta constante
dieléctrica.
En sistemas complejos existen más niveles de interconexión, ya que las placas están
conectadas usando planos posteriores o cables de cinta. En la figura 9 se puede apreciar estos
dos niveles de interconexión. En las secciones posteriores se irán tratando varios métodos de
técnicas de interconexión de los niveles uno y dos, así como también se discutirán algunos
empaquetados más avanzados.
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Figura 9. Interconexión jerárquica en empaquetado tradicional de circuitos integrados, En Digital Integrated Circuits - A
Design Perspective (2nd Ed) (p. 59) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Por mucho tiempo se utilizó la unión de cables para juntar die y paquete, en este enfoque se
unía el die al sustrato con un pegamento con buena conductancia térmica, se conectaban los
chips al marco de plomo con alambres de aluminio u oro. La máquina de fundido de cables en
este caso funcionaba de manera similar a una máquina de coser, un ejemplo de esta unión se
puede ver en la figura 10 pero este proceso tiene algunas desventajas importantes:
Figura 10. Unión de cables, En Digital Integrated Circuits - A Design Perspective (2nd Ed) (p. 59) por Jan. M. Rabaey
[1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
1. Los cables deben estar conectados en serie, uno tras otro. Esto lleva a una fabricación
más larga y los tiempos iban en aumento con el recuento creciente de pines.
2. La gran cantidad de pines hacen más difícil encontrar uniones que eviten los
cortocircuitos.
Tabla 2 Valores típicos de capacitancia e inductancia de los diferentes tipos de paquete y unión.
Figura 11. Cinta de polímero con patrón de cableado impreso. En Digital Integrated Circuits - A Design
Perspective (2nd Ed) (p. 60) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Figura 12. Fijación de die utilizando bumps de soldadura. En Digital Integrated Circuits - A Design Perspective (2nd Ed)
(p. 60) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
enfoque impreso ayuda a reducir el paso de cableado y la eliminación de cables de unión muy
largos, lo que mejora el rendimiento eléctrico.
Otro enfoque es voltear el die y unirlo directamente al sustrato usando bumps de soldadura,
esta técnica llamada montaje de flip-chip, tiene la ventaja de un rendimiento eléctrico superior
como en la figura 13, en lugar de hacer todas las conexiones de E/S en el límite del die, las
almohadillas se pueden colocar en cualquier posición del chip. Esto ayuda a abordar los
problemas de energía y timing del reloj, esto ya que los materiales en el sustrato suelen ser de
mejor calidad que en el chip.
Figura 13. Montaje de flip-chip, En Digital Integrated Circuits - A Design Perspective (2nd Ed) (p. 61) por Jan. M. Rabaey
[1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Figura 14.Through-hole mounting, En Digital Integrated Circuits - A Design Perspective (2nd Ed) (p.61) por
Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
El empaquetado favorito en esta clase fue el dual-in-line o DIP como en la figura 15.
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Figura 15. Montaje superficial, En Digital Integrated Circuits - A Design Perspective (2nd Ed) (p.61) por Jan.
M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Las PGAs permiten tener menos capacitancias e inductancias parásitas a diferencia que los
DIP. En caso que una PGA tenga un gran número de pines, se requieren capas de enrutamiento,
muchos agujeros juntos pueden debilitar a la placa, deben estar a 2.54 mm entre ellos.
1. Die descubierto.
2. DIP.
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3. PGA.
4. CI de esquema pequeño.
5. Empaquetado de plano cuádruple.
6. PLCC.
7. Portador sin cables.
Figura 16. Una descripción general de los tipos de empaquetado utilizados comúnmente. En Digital Integrated
Circuits - A Design Perspective (2nd Ed) (p.62) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995]
por Prentice Hall.
Una visión general de los parámetros más importantes para una serie de empaquetados se
da en la Tabla 3.
Un paso mínimo entre bolas de soldadura de tan solo 0,8 mm se puede obtener, y los
paquetes con miles de señales de E / S son factibles.
Figura 17. Empaque de red de bolas; (a) sección transversal, (b) foto de la parte inferior del paquete. En Digital
Integrated Circuits - A Design Perspective (2nd Ed) (p.63) por Jan. M. Rabaey [1995], Berkeley. Derechos de
autor [1995] por Prentice Hall.
Debido a los grandes niveles de integración requeridos, a los diseños más complejos y a la
necesidad de rendimientos mucho mayores, la jerarquía se está volviendo inaceptable. La
tendencia apunta hacia la eliminación de niveles. Hay técnicas como la de los módulos multi
chip, la cual aumenta la densidad del empaquetado, así como mejora el rendimiento. Además,
estás técnica pueden ser aplicadas al montar el die directamente al sustrato. así como son la
TAB o el flip-chip. Dependiendo de los requerimientos el sustrato puede variar en epoxidicos
(PCB), metales, cerámicos o silicio. MCM tiene como ventajas la densidad y el desempeño.
Un MCM de silicio se puede ver en la figura 18.
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Figura 18. Módulo procesador de aviónica. En Digital Integrated Circuits - A Design Perspective (2nd Ed)
(p.63) por Jan. M. Rabaey [1995], Berkeley. Derechos de autor [1995] por Prentice Hall.
Para mejor comprensión se analiza al DIP de 40 pines cuya resistencia térmica de 38 °C/W
y 25 ° C/W para la convección de aire natural y forzada, es decir, que puede disipar 2 vatios (3
vatios) de potencia manteniendo la diferencia de temperatura por debajo de 75 °C. A modo de
comparación, la resistencia térmica de un PGA de cerámica varía de 15 ° a 30 ° C/W. Mantener
la disipación de potencia de un circuito integrado dentro de los límites es una necesidad
económica.
𝑁𝐺 ∆𝑇
≤ (2.2)
𝑡𝑝 𝜃𝐸
La fuerza de una señal se mide por lo cerca que se aproxima a una fuente de voltaje ideal.
VDD y GND son la fuente de los ‘1’ y ‘0’ más fuertes. Está técnica utiliza las propiedades
complementarias de los nMos y pMos, es decir, los dispositivos nMos pasa un ‘0’ fuerte pero
un ‘1’ débil, mientras que en los transistores pMos pasa un ‘1’ fuerte pero un ‘0’ débil.
Al colocar un transistor Nmos en paralelo con un transistor Pmos, las señales de control a
la puerta de transmisión ‘g’ y ‘gb’ son complementarias entre sí. La puerta de transmisión es
un interruptor bidireccional habilitado por la señal de la puerta ‘g’. Cuando g=1 ambos Cmos
están encendidos y la señal pasa a través de la puerta, es decir a=b , mientras que g=0, los Cmos
crean un circuito abierto entre los nodos a y b.
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1.4.7 Tristates
̅̅̅̅
𝐸𝑁/𝐸𝑁 A Y
0/1 0 Z
0/1 1 Z
1/0 0 0
1/0 1 1
Figura 21. Simbología de un buffer tristate
Los tristates fueron una vez utilizados para permitir que múltiples unidades usen un solo
bus, uno a la vez, aunque cuando varias unidades usaban el bus se producían contenciones,
gastando energía y cuando no se enviaba datos se gastaba energía en los receptores; además de
problemas de retrasos entre diferentes habilitaciones de conmutación que produjeron cambios
en los tristate por multiplexores para el manejo de los buses.
Figura 23. (a) Representación MOS tristate invertido (B) respuesta de EN =0 (C) Respuesta EN=1 (D)
Representación simbología.
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1.4.8 Multiplexores
Los multiplexores son componentes clave en los elementos de memoria CMOS y en la manipulación
de datos.
Un multiplexor elige la salida de entre varias entradas en función de una señal de selección. Un
multiplexor de 2 entradas (2: 1) elige la entrada D0 cuando la selección es 0 y la entrada D1 cuando
la selección es 1.
Los circuitos secuenciales poseen memoria, sus salidas dependen de la corriente de entrada
y su entrada anterior, usando circuitos combinacionales se pueden obtener tanto latches como
flip-flops. Estos elementos reciben una señal de reloj CLK, una señal de entrada D, y produce
una señal de salida Q. Un latch tipo D es transparente cuando CLK=1 lo que significa que la
señal Q sigue los cambios en D, cuando CLK=0 el latch es opaco los que significa que la señal
Q conserva su valor anterior e ignora los cambios en D. Un flip-flop es disparado por flanco o
nivel, significa que el flip-flop copia el valor D en Q en su flanco ascendente de CLK y recuerda
su antiguo valor en cualquier otro momento.
Latches:
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Un latch tipo D puede ser construido con un multiplexor de dos entradas y dos inversores
(Fig. 24 a), el multiplexor puede ser construido con un par de transmition gates (switch
análogos).
Este latch produce una señal complementaria 𝑄̅ . Cuando 𝐶𝐿𝐾 = 1 el latch es transparente
y el valor de 𝐷 pasa a 𝑄 (Fig. 25 c) cuando 𝐶𝐿𝐾 cae a 0 el latch se vuelve opaco por lo que se
genera una red de retroalimentación en el par inversor (fig. 25 d) con lo que se mantiene el
estado actual de Q indefinidamente.
El latch tipo D es sensible al nivel debido a que la señal depende del nivel de la señal de
reloj (fig 26 e).
Flip-Flops:
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Se forman mediante la combinación de dos latch, uno sensible al nivel negativo y el otro al
positivo (fig 27 a). El primero se lo llama maestro y al otro se lo conoce como esclavo.
En resumen, este flip-flop copia D a Q en el flanco ascendente del reloj, como se muestra
en (Fig. 29 f).
Pueden existir diferentes topologías de diseño para minimizar el tamaño de una Gate o cell,
como un sumador o elemento de memoria. Para muchas aplicaciones, un diseño sencillo es lo
suficientemente bueno y se construye a mano. A continuación, se presenta un diseño simple
basado en una regla que se llama línea de difusión “line of diffusion” que se usa comúnmente
para standard cell, en sistemas de diseño automatizado, este estilo consta de 4 tiras horizontales,
metal rectificado en la parte inferior de la celda, n-difusión, p-difusión y potencia de metal en
la parte superior.
El power y las líneas de tierra a menudo las llaman “supply rails”, Las líneas de polisilicio
corren verticalmente para formar gates de transistores. Los alambres de metal dentro de la cell
conectan los transistores de manera apropiada.
En la figura 32 muestra una compuerta NAND de 3 entradas, los transistores n-MOS están
conectados en serie mientras que los transistores p-MOS están conectados en paralelo.
El Power y ground se extienden 2λ en cada lado, por lo que, si se toparan dos gates, el
contenido estaría separado por 4λ, cumpliendo las reglas de diseño. La altura de la cell es 36λ
o 40λ, teniendo en cuenta el espacio de 4λ entre la cell y otro cable por encima. Todos estos
ejemplos usan transistores de ancho de 4λ.
Estas cells fueron diseñadas de tal manera que las conexiones de la compuerta se realizan
desde la parte superior o inferior en polisilicio. En las contemporary standard cells, el polisilicio
generalmente no se usa como una capa de enrutamiento, por lo que la cell debe permitir que
los contactos metal2 a metal1 y metal1 a polisilicio a cada gate. Si bien esto aumenta el tamaño
de la cell, permite el libre acceso a todos los terminales en las capas de enrutamiento de metal.
Dado que el diseño emplea demasiado tiempo los diseñadores requieren de una herramienta
rápida para planificación de celdas y estimación de áreas, esto se logra mediante el uso de
diagramas de barras (Stick Diagrams), los cuales son fáciles de realizar debido a que no necesita
ser a escala. En la figura 33 observamos un diagrama de barras de un inversor y una compuerta
nand utilizando patrones de punteado, sin embargo, los diseñadores utilizan lápices de colores
para la representación.
Si bien el esquema se centra en los transistores, el área de diseño suele estar determinada
por los conductores metálicos. Para este proceso se define un paquete de enrutamiento (routing
pack) la cual determina un espacio suficiente para colocar un cable y el espacio requerido para
el siguiente. Como un ejemplo tendremos que nuestro cable tiene un ancho de 4λ y una
separación de 4λ con el siguiente cable, el “paso” (pitch) de la pista sería de 8λ, también este
paso (pitch) deja un espacio para que se pueda colocar un transistor en medio de los cables,
esto lo podemos observar en la siguiente figura 34.
34
Para estimar la altura y el ancho de una celda se cuenta las pistas metálicas y las
multiplicamos por 8 λ en este caso.
Existe una dificultad que es el espacio de separación requerido entres los transistores nMos
y pMos que es de 12 λ establecido por el pozo. Sin embargo, este espacio puede ser ocupado
por una pista adicional entre los transistores independientemente si el cable se utiliza realmente
en esa pista. Observamos lo antes dicho en la siguiente figura.
A continuación, realizaremos un ejemplo de cómo contar las pistas para estimar el tamaño
de una compuerta NAND de 3 entradas que se ilustra en la figura 36.
35
Existen cuatro pistas de cables verticales multiplicados por 8 λ por cada pista para darnos
como resultado un ancho de celda de 32 λ, hay cinco pistas horizontales igualmente
multiplicados por 8 λ que nos dan una altura de celda de 40 λ.
Como observación podemos decir que, si los transistores son más anchos que 4 λ, el ancho
adicional se debe tener en cuenta la estimación de área.
El diseño RF VLSI y analógico implica los mismos pasos, pero con diferentes capas de
abstracción. Estos elementos son independientes y todos influyen en cada uno de los objetivos
de diseño, por ejemplo, la microarquitectura y lógica dependen del número de transistores en
el chip y estos dependen del diseño físico y tecnología del proceso. Además, las funciones
tienen varios diseños de lógica y circuito que si es automático con sistemas CAD se reduce la
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mano de obra y se logra una comercialización más rápida. Por esto, los niveles deben estar al
menos en una parte en paralelo.
Los microarquitectos usan el diseño físico y del circuito para tener los costos de las
características propuestas de microarquitectura. Los ingenieros entienden de una amplia gama
de temas; por lo tanto, ellos en diseño digital VLSI pueden evaluar cómo afectan las opciones
de una parte del sistema a otras del mismo.
Una jerarquía de diseño tiene analogía a una estructura de árbol con el chip global como
raíz y las células primitivas como hojas.
Modularidad requiere que los bloques tengan interfaces bien definidas para evitar
interacciones imprevistas. La localidad implica mantener la información en el lugar donde se
utiliza, física y temporalmente.
Figura 37. Diagrama Y (Reproducido de [Kang03] con permiso de The McGraw-Hill Empresas.)
El dominio Conductual describe lo que hace un sistema. Por ejemplo, en el nivel más alto
podríamos especificar un generador de tonos de contacto telefónico. Dónde aquí podemos
elegir las frecuencias deseadas, los niveles de salida, la distorsión permitida, etc.).
Para cada nivel de abstracción, la descripción del dominio físico explica cómo construir
físicamente ese nivel de abstracción, lo quiere decir es la parte del hardware de lo que se desea
realizar.
descripción inicial del comportamiento. En un flujo ideal, no debería haber oportunidad para
producir un diseño incorrecto.
El diagrama Y se puede utilizar para ilustrar cada dominio y las transformaciones, entre
dominios en diferentes niveles de abstracción de diseño. A medida que el proceso de diseño
termina desde los anillos externos a los internos, procede de niveles de abstracción superiores
a inferiores y jerarquía.
El diseñador del sistema debe estar familiarizado con estas opciones por dos razones:
La figura 39 muestra el plano de una FPGA simplificada. El chip está compuesto por
una matriz de bloques lógicos configurables (CLB). Las pistas de enrutamiento de metal se
ejecutan vertical y horizontalmente entre la matriz de CLB. Estos terminan en los bloques
grises, que son conmutadores de enrutamiento que se pueden implementar utilizando
antifusibles, puertas de transmisión CMOS o memorias intermedias tristadas. Las celdas de
E / S configurables que se pueden usar como entrada, salida o almohadillas bidireccionales
rodean la matriz central de CLB.
En la figura 40 se muestra una celda lógica simple FPGA basada en SRAM. Está
compuesto por una RAM estática de 16 × 1 como elemento lógico. Esto proporciona
cualquier función lógica de cuatro variables simplemente cargando la RAM con el
contenido apropiado.
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Los FPGA han evolucionado hasta la etapa en la que cuentan con millones de puertas
lógicas equivalentes compatibles con megabits de RAM. Las E/S pueden funcionar a más
de 10 GHz. Los FPGA con frecuencia tienen núcleos de microprocesador integrados y
hardware acelerador DSP. Su bajo costo inicial y la facilidad de corregir errores de diseño
los convierte en la mejor opción ahora para muchas aplicaciones lógicas personalizadas de
bajo a mediano volumen.
En esta sección describe como los diseñadores se esfuerzan por mantener el costo de
ingeniería (NRE) lo más bajo posible, un método para hacer esto posible es construir arreglos
de transistores de base común a través de la alteración de la metalización, el cual requiere metal
y mascaras que se colocan encima de los transistores, esta clase de chips se llama Gate array
(GA), los cuales son muy utilizados el diseño de ASCI personalizados, los cuales tienen un
área donde pueden realizar una reprogramación lógica en el chip.
El SoC este compuesto por un conjunto de funciones como son el procesador, RAM,
aceleradores SOG (Sea of Gates), además de filas de transistores NMOS y PMOS que se
encuentran localizados en el SOG del chip. En la Fig 41 (a) se muestra una estructura de SOG
en forma de filas de transistores con conexión a tierra de la gate del transistor NMOS o
conexión del gate al transistor PMOS al VDD la cual proporciona aislamiento en las gates.
En la Figura 41 (b) muestra una estructura de arreglo del (GA) en grupos de tres pares
de transistores. En la figura 41 (c) muestra una estructura SOG en las tres entradas de la Gate
NAND. Los transistores NMOS y PMOS en cada extremo aíslan al gate. El cambio en la
estructura del SOG comienza en el contacto de las máscaras con el metal. Las herramientas
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CAD reprograman el SOG que permiten regenerar el diseño basado en células, ya que estas
áreas SOG son útiles para corregir errores lógicos simples durante la depuración y retraso de
diseño, este proceso permite realizar un diseño de la estructura con lo que logran asemejarse a
los SOG.
El diseño basado en celdas utiliza una librería de celdas estándar como los bloques de
construcción básicos de un chip, ofreciendo chips más pequeños, más rápidos y de menor
potencia que los FPGA, pero tiene altos costos de NRE. Por lo tanto, solo es económico para
piezas de gran volumen o cuando el rendimiento exige un precio de venta lucrativo. En
comparación con el diseño personalizado, el diseño basado en celdas ofrece una productividad
mayor porque utiliza celdas prediseñadas. Los proveedores de librerías suministran celdas con
una amplia gama de funcionalidades. Estos incluyen lo siguiente:
Lógica de integración a pequeña escala (SSI) (NAND, NOR, XOR, AOI, OAI,
inversores, memorias intermedias, registros)
Memorias (RAM, ROM, CAM, archivos de registro)
Módulos de nivel de sistema como procesadores, procesadores de protocolo, interfaces
seriales e interfaces de bus
Posibilidad de módulos de señal mixta y RF
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Mientras que las funciones de integración a mediana escala (MSI) solían suministrarse como
celdas, los motores de síntesis las construyen a partir de gates de integración a pequeña escala.
Una celda 1x (potencia normal) utiliza los transistores más anchos que se ajustan al área vertical
de la celda estándar. Las celdas 2x y más grandes (alta potencia) usan transistores más anchos
para entregar más corriente. Estas celdas usan transistores de ancho mínimo para reducir la
capacitancia. Las celdas de baja potencia no ahorran área y tienden a ser lentas debido a la
capacitancia del cable que deben conducir. Las librerías sofisticadas también generan
memorias desde una interfaz gráfica de usuario.
Las celdas estándar tienen una altura fija, con VDD y GND encaminadas respectivamente en
la parte superior e inferior de las celdas. Esto permite que las celdas se apoyen de extremo a
extremo y que los buses de suministro se conecten. Normalmente se utilizan una sola fila de
transistores nMOS adyacentes a GND y una sola fila de transistores pMOS adyacentes a VDD.
El gate de polisilicio está conectado desde el transistor nMOS al transistor pMOS y, en el caso
de multiplexores y registros, la conexión de polisilicio debe cruzarse entre los transistores
nMOS y pMOS que coinciden verticalmente. La altura de la celda se define por la suma de los
anchos de los transistores nMOS y pMOS, la separación en las regiones n y p, el espacio entre
los buses VDD y GND, y el ancho de estos buses. Las opciones para celdas estándar incluyen
enrutar el reloj con los buses de alimentación y tierra; y enrutar múltiples voltajes de suministro
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a cada celda. La última técnica se usa para reducir la potencia conectando gates que no están
en la ruta crítica a un voltaje de suministro más bajo de lo normal (la potencia cae con el
cuadrado del voltaje de suministro).
Figura 1. Diseño de una celda estándar con algunas de las restricciones. En CMOS VLSI Design: A Circuits and
Systems Perspective (p. 633) por N.Weste y D.Harris,2010,USA: Addison-Wesley Publishing Company.
Se pueden usar varias técnicas para diseñar celdas estándar o bloques de circuitos más grandes
a nivel de máscara. La técnica más antigua y tradicional se denomina diseño de máscara
personalizada, en el que un diseñador se sienta frente a una pantalla gráfica que ejecuta un
editor interactivo y se diseña piezas juntas en el nivel de geometría un rectángulo a la vez.
Una variación del diseño de máscara personalizada se denomina diseño simbólico. En lugar de
tratar con rectángulos y polígonos en varios niveles de máscara, las primitivas son transistores,
contactos, cables y puertos (puntos de conexión). Estas primitivas también pueden ser
manipuladas por un editor de gráficos.
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Ahora en diseños basado en celdas, los circuitos integrados digitales CMOS utilizan un diseño
de máscara personalizado solo para las partes de mayor volumen, como las rutas de datos de
microprocesador. Sin embargo, los diseños analógicos y de RF, catálogo de celdas, las
memorias y las celdas de E/S todavía usan con frecuencia diseños personalizados. Mediante el
uso de un sistema de diseño simbólico, las topologías de diseño se pueden transportar de un
proceso a otro sin una gran cantidad de esfuerzo.
Los generadores de software son un método para generar el diseño físico también se lo conocen
como compilación de silicio, y son el método más común utilizado hoy para la generación de
bibliotecas. Las versiones modernas del venerable "compilador de silicio" se pueden construir
de forma jerárquica estructurada para generar recuerdos, registrar archivos y otras estructuras
de propósito especial que pueden beneficiarse de un diseño personalizado
[Chinnery02] realizó un estudio de las diferencias entre los métodos de diseño personalizado
para microprocesadores y ASIC sintetizados, para el primero identificó la microarquitectura,
la secuencia de gastos generales, las familias de circuitos, el diseño lógico, el diseño de celdas,
el diseño y los márgenes de diseño como las principales diferencias, mientras que para los
ASIC incluyen microarquitectura, sincronización de reloj, estilo lógico, diseño lógico, mapeo
de tecnología, dimensionamiento de celdas y cables, escala de voltaje, planificación de piso,
tecnología de procesos y variación de procesos. El estudio concluye que los diseños
sintetizables generalmente consumen 3 a 7 veces más energía que los diseños personalizados,
pero que mejores herramientas y bibliotecas de celdas pueden cerrar esta brecha a 2.6 ×.
Ahora en la actualidad los sistemas son diseñados con mayor tecnología, y más complejidad,
ya que cada diseño de hardware es de menor dimensión con bloques comunes, procesadores
RISC, memorias, entradas y salidas.
Para cada diseño se suele usar una plataforma con estructuras, buses y lenguaje comunes, para
poder ser intercambiados de manera mas sencilla y a su vez tener una programación compatible
con los procesadores que se colocan en cada una de estas plataformas. Se utilizan procesadores
RISC, los cuales son intercambiables. En el diseño se aplican los bloques de propiedad
intelectual (IP), debido a que para la comercialización y producción se basa en la propiedad del
diseñador, ya que es ahí donde se encuentra el futuro de estos sistemas.
Para la realización de los chips tenemos que en el diseño juntan los bloques, para después
diseñar bloques específicos de la aplicación que se desea obtener, para luego colocarlos y en
todos los casos enrutarlos con una tecnología muy alta de ingeniería. Como se había
mencionado anteriormente los chips de la actualidad tienen una mayor tecnología, notando que
poseen mas microprocesadores y para ello, al realizar el software se tiene que diseñar también
una lógica para cada aplicación y a su vez con la solución completa al hardware (HDL), para
este proceso se utilizan las herramientas CAD.
Las plataformas de diseño consisten en:
- Procesador RISC
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- Microcontroladores
- Multiplicadores
- Unidades DSP
- Otros
Para el diseño total de un sistema como estos siempre comienza por una simulación de
software, obteniendo estimaciones de tiempo y a partir de esto el diseñador tomara las
decisiones manuales sobre el hardware, En la era que nos encontramos la tecnología ha
avanzado exponencialmente, por que se tiene simuladores especiales actuales para los
procesadores integrados.
El diseño de estos sistemas puede estar basado en circuitos de señal digital, señal analógica, o
incluso de señal mixta y a menudo módulos o sistemas de radiofrecuencia. Existen diseños
aplicados de cualquier tecnología, por lo que suelen existir tales como Xiling EDK.
BIBLIOGRAFÍA
[2] N. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 4th