Curso de Electronica Digital Cekit - Volumen 2 PDF

Sam Ep epee circuitos integrados y microprocesadores ER mrt PUT same Am cit Tag reparar y ensamblar pike Pree y micropr rocesadores =<KITELECTRONICA DIGITAL Realizado y editado por EEKIT. Compaiifa Editorial Electrénica Gerente general y comercial William Rojas H. Director editorial Felipe Gonzalez G. Autor Felipe Gonzalez G, Diagramacién electronica Nubia Patricia Tamayo ©CEKIT S.A.1993 Pereira - Colombia, Prohibida su reproduccién parcial o total por cualquier medio sin permiso escrito del editor. ISBN (Obra comleta) 958-9108-27-X ISBN (Volumen 4) 958-9108-31-8 ISBN (Fasciculo 34) 958-9108-65-2 ANTARTICA S.A PRINTED IN CHILE IMPRESO EN CHILE 12.11.93 Circuitos integrados y microprocesadores 1 Curso prictlco de ELECTRONIC forma de 40 fatcicuoe de parc sem DIGITAL, circutos Inteprades y mleroprocesadores publics en 5, encuademnbiesen cinco volimencs (Cada fastcuo consa de 20 piginas y 4 de cubienas. 16 piginas extn ddicada al coro de ELECTRONICA\ DIGITAL, csruitosintgradony icroprocesadoreque comprende S6lecrionestesricasy mamerosa acvidadcs pcticas con los pasos nsrucciones para ensambla un eomprobador lgico de fis medals. Estas pinay son ‘encuademabes en Jos volmenes 1, 2,3 y 4 Las eatro pina centraes de cada fascculo son encuaderabls por separado en el volume 3y estén deicads ala descripcién dtallada de 2 proyectos completos. Por ena rans alexcuademsat lo Vokimenes debe cide de desprender previamente las evar péginas centrale de todos lot fastculos y guardaras hasta exando se ‘completen, con el facioolo 40, momento en el eutl pode encvademer con ella el valunen CConelfsciulo que completa cade unodelos cinco volimene que confrman esta cbr, se pond ala vests tapas para su encosdemacia, Lo vlimenes se eoafonnan de Ia sguiene maners Volumen N'1.Fatefculor 1a 10 piginas 64 164 Volumen N®2,Fasetcuor L1 a 19 pina 165 2324 Volumen N*3, Faeteuoe 20 a 28 - paginas 325 a 458, Volumen N*4,Fasctculos 29 al $0 -piginas 469 660 ‘Volumen N*S Libro de proyecos- paginas cenuales 5 160 ‘CEKITS.A. garaniza a poblicacis dea wulidad de obra y de a tapas necesarias para evencuademacica y el servicio de nimeros srasados hasta un ao después determina la cieulaci del hime fscculo Tein Ja calidad de or componenes ye correct fanconamiento de los proyectos DISTRIBUCION INTERNACIONAL Y NUMEROS ATRASADOS Distribuldor en Cotombla: KIT S.A. ia Boral Electrica Calle N° 6-22 Pod A.A, 194 ‘Tee 352191-382194-356135 FAX 342615 Perr Colombia Distribuidoresen Argentina EDITORIAL VANIDADES S.A. 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La eleccién entre un detector de flancos y un mo- rnoestable como generador de pulsos depende del grado de precisidn requerido, Cuando el ancho del Pulso generado no es critico, los detecores de lancos son la solucién més conveniente. Si este no es el caso, debe recurrirse al empleo de monoestables, que’son circuitos més especializados. En esta leccién analizaremos In teorfa bdsica de los detectores de flancos, conoceremos las configuraciones mas comunes y describiremos varios cir- Cuitos sencillos de aplicacién, Los multivibradores ‘monoestables se estudiardn en la proxima leccién, Qué es un detector de flancos . Teoria bisica Un detector de flancos (figura 261) es un circuito que genera un pulso de salida de muy corta du- acién, en respuesta a uno de los flancos (el de su- ida ol de bajada) de una seffal de disparo aplicada ala entrada. El detector de flancos de la figura 261 consta de un inversor CMOS (A), uta resistencia (R1) y un condensador (C1). Para facilitar la explicacién que sigue, se supone una fuente de alimentacion (+V) de 9V y se considera que C1 esté completamente descargado. Un nivel alto correspondertt a un voltaje de 9V y un nivel bajo a un voltaje de OV. El diagrama de temporizacién de Ia figura 261 describe graficamente el comportamiento del voltaje en los puntos de interés del circuito. La seftal de disparo se identifica como V1, el voltaje sobre RL A. Diagrama en bloque: Detector wens [LT me tthe a.creutoprictco Sohal de disparo [7 Setacocpa jw ‘Seale ena wa) como V2 y Ia sefial de salida como V3. El uso de Gingremnat de temperiasclin 56. many comfienel andlisis y disefio de circuitos digitales. Inicialmente, la seital de disparo esté en bajo y la salida del inversor A es alta. Esto tiltimo sucede porque, sin sefial de disparo, R1 conecta la entrada del inversor a tierra, es decir a un nivel bajo, Cuando la sefial de disparo realiza la transicién de bajo a alto (flanco de subida), el inversor recibe, a través del condensador Cl, un nivel alto de 9V en su entrada y hace baja su linea de salida. Una vez que la sefial de disparo esté en alto, CL comienza a cargarse y el voltaje sobre R1 (V2) empieza a descender. Cuando este tltimo es aproximadamente igual a 4.5 V (la mitad del voltaje de alimentacién), la entrada del inversor Jo interpreta como un bajo y hace alta su salida, El proceso se repite cada vez que se aplica la seital de disparo, CERIT: Curso pricico de electronica digital 165Como resultado de lo anterior, la salida del inversor ha permanecido en bajo durante un perfodo de tiempo T, al cabo del cual retoma a su estado normal (alto). En otras palabras, el circuito ha nerado un pulso, activo en bajo, en respuesta a ia presencia del flanco de subida de la sefial de disparo aplicada en su entrada. El ancho o duracién en segundos (s) de este pulso (T) depende de los valores de R1 y Cl y se puede evaluar, en forma aproximada, mediante la siguiente formula: Ancho del pulso = T = 0.77xR1xC1 En esta expresi6n, el valor de R1 debe estar dado cen ohmios (2) y el de Cl en faradios (F). Si R1 se a en kild-ohmios (KQ) y Cl en microfara- dios (UF), se obtiene el ancho del pulso en milisegundos (ims). El siguiente ejemplo aclara la apli- cacién de la formula anterior. Ejemplo. Calcular el ancho del pulso de salida generado por detector de flancos de Ia figura 261 si se utiliza una resistencia de 1 MQ (106 9) y un condensador de 1 j1F (10-6 F). Soluci6n. Sustitmyendo R1 y C1 por sus valores correspondientes (IM y 1 LF), obtenemos: T= 0.77R1xC1 =0.77x106x 10-6 T=0.77s =770 ms Elresultado anterior significa que la salida permanece en bajo durante aproximadamente 770 milisegundos (casi un segundo), contados des- deel instante en que aparece el flanco de subida de la sefial de disparo, El resto del tiempo, la salida se mantiene en alto. El circuito de la figura 261 detecta el flanco positivo o de subida de la sefial de disparo y entrega un pulso de salida activo en bajo. Para obiener disaro por flancos negativos o de bajada, In resistencia R1 debe conectarse al positivo de la fuente (4V), como se indica en la figura 262. En este ca- 80, el pulso de salida es activo en alto. Tedricamente, un detector de flancos se puede realizar utilizando cualquier tipo de compuerta, inversora 0 no inversora. Sin embargo, desde el punto de vista practico, los detectores de flancos mis efi- Cientes se obtienen empleando compuertas Schmmitt- 166 B. Cireulto préctico Detectores de flancos Schmitt-trigger Detectores de flancos de subida ov ov oi n co v rT Ir Ri Rt T=O.7R101 = Salida activa alta Salida activa baja ajada, ov Rt ah uv Salida active bale +v ey “RIE Va TR trigger. En la figura 263 se muestran las configuraciones mds comunes de estos tltimos. Fig. 268]Como vimos en Ia leccién 6, los dispositivos Schmitt-trigger estén dotados de una caracterfstica especial llamada histéresis, 1a cual los hace inmunes al ruido. Utilizando compuertas Schmin-irigger en detectores de flancos se garantiza un pulso de salida limpio (sin ruido) y perfectamente rectangular. Para que los detectores de flancos descritos anteriormente operen en forma correcta, la sefial de disparo debe permanecer aplicada durante un tiempo superior al ancho del pulso de salida deseado. En muchas aplicaciones, esta es una limitacién seria, Los monoestables que estudiaremos en la proxima leccién no estin sujetos a esta restricciGn. Circuitos de aplicacién En esta secci6n describiremos algunas de las aplicaciones més importantes y ttiles de los detectores de flancos, Entre los circuitos incluidos figuran un eliminador de rebote para interruptores del tipo push-button (pulsadores), un generador de pulsos de reset, un convertidor de onda seno a onda cua drada y un retardador de pulsos. En todos los casos se izan compuertas NAND Schmitt-trigger 4093B conectadas como inversores, Laddescripcién de este chip se realiz6 en la lecci6n 6 (pigina 63). En la figura 264 se repite su distribu- ion de pines por comodidad. Circuito integrado 4093B En lugar de compuertas NAND 4093B se pueden también utilizar inversores Schmitt-irigger CMOS (40106B, 74C14, etc.). Siempre que utilice dispositivos CMOS, no olvide conectar las entradas no w lizadas a tierra o a +V para prevenir dafios por des- cargaselectrostaticas (ESD) generadas involuntari mente durante su manipulacion, ‘Como en los demas proyectos CMOS de este cur- $0, todos los circuitos se pueden alimentar a partir de una bateria o fuente de 9V (kit CEKIT K10) 0 una fuente de SV (kit CEKIT K11). El méximo voltaje de operacién permitido es 15V. Interruptor libre de rebote Un detector de flancos se puede utilizar eficientemente para construir un interruptor libre de rebote, como se muestra en la figura 265. En este ca- 80, el circuito responde a flancos de bajada y la sefial de disparo la produce un pulsador normalmente abierto (S1). El pulso de salida es activo en alto y tiene un retardo (T) de 20 ms, aproximadamente. Interruptor libre de rebote svEBvaav) Si=0N (pulsedo) $1 = OFF (liberado) T=0.7 RIGI =20ms VTH ~5.8V con 4V =9V. VTH=3.3V con +V =5V La entrada del inversor est puesta a un nivel alto (+V) a través de las resistencias R1 y R2. En estas condiciones, la salida del circuito es de nivel bajo y el condensador esta descargado. Cuando se cierra $11, el condensador se carga instanténeamente al voltaje de la fuente (+V) y 1a entrada del inversor recibe un nivel bajo. Como resultado de lo anterior, 1a salida det circuito se hace alta, Al liberar $1, el condensador C1 ‘comienza a descargarse lentamente a través de RI y el voltajede entrada del inversor (Vin) empieza aaui- mentar, hasta que se hace igual al valor de! umbral superior (VHT) de la compuerta, En ese instante, el inversor se dispara, es decir cambia de estado, y la salida se hace baja. Esto sucede, aproximadamente, a los 20 ms de haberse liberado el interruptor. Durante este perfodo de re~ tardo (1), el inversor desconoce los pulsos de rebote generados durante 1a apertura de $1. El resultado es un pulso nitido, libre de ruido, a la salida, Notas: Para el 4093B, VTH es tipicamente igual a 5.8 Vcon +V =9 V ya3.3 Vicon +V=5 V. Generador de pulsos de inicializacion o de reset La mayorfa de sistemas digitales necesitan de un pulsode determinada longitud para inicializar, generalmente en 0's, las salidas de sus flip-flops, contadores, registros y otros circuitos, en el momento de encender la fuente de alimentacién. Cuando esto no se hace, puede ocurrir que el sistema no funcione CEKIT- Curso prictco de electronica digital 167como se espera, a pesar de estar bien disefiado y conectado. Para evitar que esto suceda, la mejor solucién es utilizar un generador de pulsos de reset de encendido. En la figura 266 se muestra un circuito adecuado para este propdsito. Cada inversor suministra un pulso de reset, activo en alto o en bajo, de 700 ms de duracién cuando se aplica potencia por primera vez al circuito, ‘Generador de pulsos de reset de encendido +V(GV-15V)_—g-—Potencia ON i 700 Al conectar la fuente, el condensador C1 est completamente descargado y Ia entrada del inversor A re- ‘cibe un nivel bajo. Como resultado, su salida es de nivel alto y Ia del inversor B es de nivel bajo, Cuan- do, 700 ms después, el voltaje sobre C1 aleanza el umbral del inversor A, la salida de este tiltimo se ha- cc baja y la del inversor B se hace alta, La resistencia R2 es necesaria para prevenir que el condensador se descargue bruscamente a través del Circuito de entrada de la compuerta CMOS y la des- truyaen el momento de desconectar la fuente de potencia. Su presencia no es necesaria cuando se ti- lizan dispositivos TTL, Retardador seeuencial de pulsos Existen situaciones donde se necesita que el efec- to de una sefal de disparo no se manifieste instant neamente sino un tiempo después de su aparicién, Lasoluciéna este problema es utilizar un retardador de pulsos. Una forma sencilla de lograrlo es emplear varios detectores de flancos conectados en cascada, como se muestra en la figura 267. El primer detector se dispara con el flanco de ba- jjada de la sefial de entrada y produce un pulso de du- racién T1. Cuando este pulso termina, su flanco de bajada dispara el segundo detector, el cual produce tun pulso de duracidn T2. El flanco de bajada de este Ultimo dispara un tercer detector y asi sucesivamente, 168 Retardador secuencial de pulsos + VGV45V) de ieee satee2 —_F_ sav: —P__ - Los valores de_R y C de los detectores se cal- culan de acuerdo al aricho de pulso deseado en cada aso. Si la entrada se conecta al positivo de la fuente, se obtiene un generador escalonado de pulsos de reset, el cual inicializa secuencialmente, uno por uno, Varios circuitos en el momento de aplicar potencia al sistema Convertidor de onda seno a onda cuadrada de 60 Hz El circuito de la figura 268 produce un tren de pulsos de 60 Hz (60 pulsos eada segundo) cuando es disparado por una sefial de corriente alterna de la misma frecuencia y de amplitud adecuada. Se puede utilizar para sincronizar un sistema digital con la red pica de 60 Hz © como patrén de tiempo de re lojes domésticos, temporizadores, etc. ‘Converlidor de onda seno a onda cuadrada +9 Con una tensién de alimentacién de 9V y sin se- ial de entrada, las resistencias R1 y R2 fijan el voltaje VIN en 4'8V, aproximadamente. Este valor es intermedio entre entre VTH (5.8 V) y VTL G.8 V),La sefial de entrada hace variar el voltaje VIN por encima y por debajo de su valor nominal UG8V). Recuerde (leccién 6) que VTH es el umbral superior de disparo de la compuerta Schmitt-trigger y Vr el umbral inferior. La diferencia entre estos valores (VTH-VTL) se denomina voltaje de histéresis (VED. En nuestro caso, VH=2V. La amplitud Vpp de la sefial de entrada debe ser mayor que el voltaje de histéresis, pero menor que el de alimentacién, La salida (pin 3 de! 4093B) es baja cuando, por efecto del flanco de subida de la sefial de entrada, ‘VINse hace ligeramente superior a 5.8V y alta cuan- de, por efecto del flanco de bajada, exe vole se hace ligeramente inferior 3.8 V. El resultado de este proceso es un tren de pulsos cuadrados a la salida, de la misma frecuencia de la sefial de entrada. Retardador de flancos El circuito de la figura 269 retarda la aparicién de los flancos de Ia sefial de salida con respecto a los flancos de la sefial de entrada. Espectficamente, el flanco negativo de 1a salida esta retardado un tiempo T* con respecto al flanco positivo de la entrada y el flanco positivo de la salida un tiempo ccon respecto al flanco negativo de la entrada. El valor de estos tiempos de retardo depende de los valores de R1y de C1 pero también estd sujeto a las variaciones en el voltaje de alimentacién (+V) y en los umbrales de disparo (VTH y VTL) de la compuerta Schmitt-rrigger. Utilizando una fuente de 9V y suponiendo ‘VTH=5.8 V y VIL=3.8 V (valores tipicos para el 40938), los tempos T* y Tse pueden calcularen forma aproximada,como sigue: Tt=1.03xR1xC1 T= 0.86xR1x C1 Retardador de flancos h T's Retard del flanco de subidn ‘T:Retarde cel flanco debajada Fig. 269 Construccién del médulo 2. Parte 4 Continuando con el ensamble de! médulo 2, en es- taactividad instalaremos en la tarjeta de circuito impreso del mismo el interruptor Iégico $3. La fun- ién de este componente es suministrar, de acuerdo 4 su posicién, un nivel alto o bajo de voltaje en el terminal de salida $3 de la tarjeta. Instalaremos también los terminales de conexién Gel médulo, con el fin de comenzar a utilizarlo en nuestros préximos proyectos y experimentos. Componentes necesarios 1 interruptor miniatura tipo spat. $3 1 circuito impreso EDM2, 1 cautin de baja potencia (15W a 35W). 1 cortafrfos 6 pines de conexién. Soldadura de estafio 60/40. Los pines de conexién puede obtenerlos de terminales sobrantes de LED o de resistencias, de la misma forma como se hizo para el médulo 1, Procedimiento Paso 1, Tome el interruptor $3 ¢ instdlelo a conti- nuacién del interruptor $2, en los agujeros correspondientes, como se muestra en la figura A14. Ase- giirese de, que el componente quede instalado en tuna posicién firme y suéldelo con cuidado por el lado del cobre. Paso 2. Tome los 6 terminales de insercién y suél- delos por el lado del cobre de 1a tarjeta EDM-2, de 1a misma forma como lo hizo para el médulo 1 (ver, pagina 70, figura A8), Al finalizar, c6rtelos todos a tuna misma longitud, por ejemplo 1'em.Leccién 16 Monoestables y temporizadores + Introduccién * Qué es un multivibrador monoestable + Tipos de multivibradores monoestables + Monoestables no redisparables + Monoestables redisparables + Monoestables con compuertas NAND y NOR + Monoestables con 555 * Circuitos integrados monoestables TTL + El circuito integrado 7418221 + Experimento N? 19. Operacién de un monoestable no redisparable TTL + Elcircutto integrado 74LS123 + Circuitos integrados monoestables CMOS. El circuito integrado 74C221 + Elcircuito integrado 4528B + Temporizadores de eventos largos. Los circuitos integrados ZN1034E y CD 4541B + El circuito integrado XR-2240 + Circuitos de aplicacién Introduccion Un multivibrador monoestable 0 one-shot (Iéase uan-chot), lo mismo que un detector de flancos, genera un pulso de salida de corta duracién en respuesta al flanco de subida o de bajada de una sefial de disparo aplicada a la entrada. Sin embargo, los monoestables son circuitos més especializados, pre~ cisos y versitiles. Un monoestable no esta sujeto a las restricciones jue caracterizan el funcionamiento de un detectorde lancos. El ancho del pulso generado se puede controlar en forma més exacta y la sefial de disparo no necesita permanecer activarnientras se generael pulso de salida, Los multivibradores monoestables se utilizan en una gran variedad de aplicaciones: eliminacién de ruido en sefales digitales, estrechamiento o alar- ‘gamiento de pulsos, temporizacién y monitoreo de eventos, etc. Se pueden realizar con compuertas SSI 0 utilizando circuitos integrados especializados, La eleccién entre un circuito integrado mono- stable y uno con compuertas se basa, generalmente, mids en razones econémicas y de convenien- cia que de diseiio. Los monoestables SSI son menos precisos pero mis econsmicos que los monoestables especializados. En esta leccién estudiaremos las configuraciones de multivibradores monoestables m4s comuinmente 170 utilizadas en sistemas digitales. Estableceremos la diferencia entre monoestables redisparables y no redisparables y procederemos a la descripcién de una serie de circuitos y chips desarrollados especiti- camente para esta funcién, Qué es un multivibrador monoestable Un multivibrador monoestable 0 one-shor (figura 270) es un circuito que genera en su salida un pulso de cierta duracién, en respuesta a uno de los flancos (el de subida 0 el de bajada) de una sefial de disparo aplicada a su entrada, Los monoestables se denominan también temporizadores, por ser esta su principal aplicacién, Multivibrador monoestable (One-Shot) Flanco de subida ST Sefial de o La duracién del pulso (1) la determina un circuito RC extemo, constituido, generalmente, por una o dos resistencias y un condensador. En condiciones normales, sin aplicar una sefial de disparo, la salida de un monoestable permanece en uno de sus dos estados posibles (alto 0 bajo). A este estado se le la ma estado estable, Cuando el monoestable se dispara, la salida pasa al estado opuesto y permanece en ese estado du- ante un periodo fijo de tiempo, al cabo del cual retorna nuevamente a su estado estable, A este estado se le llama estado inestable o estado activo. La palabra monoestable enfatiza el hecho de que el multivibrador posee un sdlo estado estable (I 6 0), a diferencia de un biestable , que tiene dos ¢s- tados estables (puede permanecer indefinidamente en 16en0), y de un astable el cual no posee un estado estable (oscila indefinidamente entre 1 y 0).Los multivibradores astables 0 relojes (clocks) se estudian en Ia proxima leccién (la ntimero 17) de este curso. Los multivibradores biestables, incluyendo los cerrojos o latches y los flip-flops, sé estudian en las lecciones 19 y 20. Tipos de multivibradores monoestables Existen bisicamente dos tipos de multivibradores ‘monoestables: redisparables yo redisparables. En ambos casos, la aplicacién de una sefial de disparo valida causa’el cambio de estado de la salida y su permanencia en el estado inestable durante un determinado perfodo de tiempo. Al terminar este tltimo, la salida retorna a su estado estable. La diferencia entre ellos radica en la forma como cada uno se comporta ante sefiales subsecuentes de disparo, es decir, ante sefiales aplicadas con pos- terloridad a la sefal que inicié el ciclo imerno de temporizacién , y durante la vigencia de este tltimo, Mientras un monoestable no redisparable ignora estas sefiales, uno redisparable las acepta, iniciando con cada una un nuevo ciclo de temporizacién, En las siguientes secciones se analiza en detalle cada uno de estos dispositivos. Ambos tipos de monoestables son ampliamente utilizados en la practica. Monoestables no redisparables En un monoestable no redisparable o estndar (figura 271), el arribo de la sefial de disparo inicia un Ciclo interno de temporizacién, el cual causa que la salida del monoestable cambie de estado cuando comienza el ciclo de temporizacion y retorne a su es tado estable cuando este ciclo termina. Una vez que el ciclo de temporizacién se ha ini- iado, e! multivibrador no redisparable es inmune Monoestable no redisparable rile 1 Trigger] Monoestabie| our ‘ No Sehal de redisparabie Serial de disparo ‘salida Sefial de salida (out) Sofa de disparo (tigger) | Fig.271 | a los efectos de sefiales de disparo subsecuentes, hasta que el perfodo de temporizacién termina. Cual- quier sefial de disparo aplicada durante este tiempo no tendrd efecto alguno en la salida, Este tipo de circuito se puede modificar agregin- dole una entrada de control Hamada reser, la cual, cuando se activa, causa que el pulso de Salida se cancele y obliga al dispositivo a retomar a su estado estable. La disposicién de una linea de reset permite terminar 0 abortar el periodo de temporizacién en cualquier momento, Para comprender mejor el principio de operacién de un monoestable no redisparable, analicemos cl diagrama de temporizacién de la figura 271, corres- Pondiente a un ciruito de este tipo que se dispara con flancos de subida y genera pulsos activos en al- to, En condiciones normales, la salida esta en el estado estable, es decir en bajo, Enel instante ty ¢] monoestable recibe un pulso de apa (TRIGGER) y la salida pasa del estado estable (bajo) al estado inestable (alto), permanecien- do en ese estado durante un periodo de tiempo determinado (T). Cuando este lapso termina, en el instante ts, 1a sade zetorna nuevamente a i estado estab (bajo) y permanece en ese estado hasta que el monoestable eciba otro pulso de disparo valido en el instante ty La caracteristica esencial del monoestable no redisparable se observa examinando lo que sucede en cl instante tp, En ese momento, el circuito recibe un segundo pulto de disparo, in embargo, como a silida atin esté activa, es decir en el estado inestable {alto), ese pulso es ignorado por el circuito, es decir, no afecta el estado de la salida, Monoestables redisparables En un monoestable redisparable (figura 272), cualquier seiial de disparo retorna el dispositivo a su es- lo estable ¢ inicia un nuevo ciclo de temporiza- ., incluso si la seiial de disparo se aplica en medio de un ciclo existente. En otras palabras, cada pulso de disparo provoca un nuevo pulso de salida. De acuerdo a lo anterior, la salida de un monoestable redisparable puede permaneceren su estadoac- tivo tanto tiempo como se desee, dependiendo de los nuevos pulsos de disparo aplicados antes de que termine el ciclo de temporizaci6n en curso, Para comprender mejor el principio de operacién de un monoestable redisparable, analicemos el diagrama de temporizaci6n de la figura 272, correspondiente a un dispositivo de este tipo que se dispara con flancos de subida y genera pulsos activos CEKIT: Curso prictco de elecirénica distal 174Monoestable redisparable ‘ atk, ° Salita, senaabeng Sefial de nee oe en alto. Inicialmente, sin sefial de disparo, la salida es de nivel bajo. En el instante ty se aplica un pulso de disparo y la salida pasa al estado inestable 0 activo (alto). En condiciones normales, sin aplicar pulsos subsecuentes de disparo, permaneceria en ese estado hasta que termine su perfodo T en el instante ty, Sin embargo, en el instante t recibe un segundo pulso de disparo, el cual aborta 0 cancela el pulso de salida existente y redispara el monoestable por otto periodo T. El dispositivo se mantiene en su estado inestable (alto) hasta que éste periodo expira por sf mismo, en el instante ty. Al cabo de este tiempo, el monoestable retorna a su estado estable. Como resultado del proceso anterior, la salida ba permanecido en el estado inestable (alto) durante un tiempo total igual a AT+ T, siendo AT=ty-ty la por- cida no cancelada del primer periodo y T ta dura- cién del segundo perfodo. El siguiente ejemplo acla- Taeste concepto. -Ejemplo. Suponga que el monoestable. redisparable de la figura 272 fia sido calculado para un periodo dé temporizacién T de 100 mili gundos y recibe dos pulsos de disparo: el pri ‘Mero en el instante t,= 0 ms, para iniciar la tem. porizacién, y el segundo en el instante: t=40 ‘is, para redctivarla. ‘Determine el tiempo total "que Ja salida permanece en alto. ane Solucién, Cuando se aplica el primer pulso, en éLinsanef-0 ms el monoesable dispar y ‘Su la se ita durante 40 ms, Gabo del eval se reds y manteniéadose en alto durante los 100 ms que dura el periodo nor- tmaldetemporizacion, | Como resultado, la salida permanece alta du- Tate 40+100=140 ms'6, 10 que ¢s lo mismo, ante tiempo t= ue (40-0)+100 = 40+100 =140 ins, Este tiempo es supetior a los 100 ms que duraria en alto la salida sino se apli- carn pulsos de disparo posteriores al que ini- cio la temporizacién, i Monoestables con compuertas NAND y NOR La forma més simple y econémica de realizar un monoestable esténdar o no redisparable es utilizando compuertas NAND 0 NOR, Este tipo de circuitos se utiliza cuando el ancho del pulso de salida no es una consideracién critica, Su precision esta suje- taa las variaciones en el voltaje de alimentacién, la temperatura y otros factores, Una caracterfstica importante de los monoestables con compuertas radicaen que el paso de disaro se puedeaplicardirectamente, sinnecesidad deconden- sadores de acoplamiento, Ademis, la duracién del puso de disparo tiene muy poco efecto en el ancho del pulso generado. En la figura 273 se muestran él circuito préctico y el diagrama de temporizacién de un monoestable redisparable con compuertas NOR CMOS 4001B que responde a flancos de subida y genera un pulso de salida activo én alto, Monoestable no redisparable NOR ‘A.Clreutto préctico +V (QV-15y) Tinea de realimentacin: B.Diagramadetemporizacién were an "v Sef on oto Sonal do sada (out A T-0.7R1xC1 #— Fig. 273La duracién del pulso de salida (T) la determinan los valores de RI y Cy se calcula, en forma aproximada, mediante la siguiente fSrmula: T=0.7xR1xC1 En la préetica, el valor de C1 fluctia entre 100 pF y 2000 [UF y el de Ri entre 4.7 KO y 10 MQ. Por ejemplo, si Ri=1 MQ y Ci=10 UF, se obtiene un pulso de salida de 0.7x108x10x108 = 7 segundos de duracién. Elfuncionamiento del circuito de la figura 273 es, muy simple. Observe que IC1-A e IC1-B son compuertas NOR de dos entradas pero esta ditima esta conectada como inversor. En condiciones normales, sin sefial de disparo, la salida del circuito (OUT) es de nivel bajo y la entrada superior de a compuerta [CIA recibe un bajo a través de R2. Puesto que la compuerta ICI-A recibe un bajo en ambas entradas, su salida (punto D) es alta y el condensador Cl esta descargado. Cuando se aplica momentdneamente un pulso de disparo positivo (activo en alto), la salida de ICI-a se hace inmediatamente baja y el condensador C1 aplica un bajo a la entrada de la compuerta IC1-B. Como consecuencia de lo anterior, la satida del circuito (OUT) se hace alta. Este alto se realimenta a Ja entrada inferior de a compuerta IC1-A, obligando a la salida de esta dima (punto D) a permanecer en bajo, sin importar el estado de la senal de disparo. Esta sefial debe hacerse baja antes de terminar el perfodo de temporizacién, El condensador Ci comienza entonces a cargarse a través de Ri, Cuando el voltaje sobre C1 crece hasta alcanzar un valor aproximadamente igual a +V/2, es decir, la mitad del voltaje de alimentacidn, 1a compuerta IC1-B lo interpreta como un alto y Ia salida del circuito (OUT) se hace baja. El resultado neto de todo este proceso es Ia emi- sién de un pulso de duracién T,, activo en alto, a la salida, Para que el circuito opere de la forma descrita anteriormente, es condicion indispensable que el uso de disparofinalice antes de terminar el pulso je salida El circuito de 1a figura 273 se puede modificar para proveerlo de la funcién de reset, es decir de la po- sibilidad de cancelar el pulso de salida antes de que termine el periodo de temporizacidn. Estose hace in- terrumpiendo la linea de realimentacién, como se mmestra en la figura 274, ‘Wonoestable NOR con reset manual ‘A Circuito practico +V@V-15V) Ic1-B 40018 B. Diagrama de temporizacion ies, | 0 tL state csparo —aAreonnncie— a Sofial de sala > ee 7 S1-0N ——— TF L___. sotat de rest Fig. 274 En este caso, la conexién entre la salida del circuito (OUT) y la entrada inferior de la compuerta IC1-A se realiza a través de la resistencia R3. Cuan- do se aplica momenténeamente el pulso de disparo, Ia sefial de salida se hace alta y se inicia el ciclo de temporizacién previamente explicado, Sin embargo, si se_pulsa el interruptor SI (RESET), se aplica un bajo 2 la entrada inferior de Ic1-a y la salida de esta compuerta se hace forzo- samenie alta, descargando el condensacior C1 y obli- ando aa salida (OUT) a retomar al estado bajo 0 le reposo. En el cireuito de la figura 274, la sefial de reset se aplica manualmente. Para permitir que el pulso de salida pueda ser cancelado electrnicamente, $1 se puede sustituir por un transistor, como se indica en Monoestable NOR con reset electroni + V(V-45¥) CEKTT- Curso prdctico de elccrénica digual 173la figura 275. En este caso, una sefial de reset alta causa que el transistor conduzca, obligando a la salida del circuito (OUT) a adoptar el estado bajo. En la figura 276 se muestran el circuito prictico y el diagrama de temporizacién de un monoestable no redisparable con compuertas NAND 4011B que responde a flancos de bajada y entrega un pulso de salida activo en bajo, Su andlisis es similar al del circuito de la figura 273. El ancho del pulso de sa lida se calcula de la misma forma. Monoestable no redisparable NAND ‘A. Cireuito préctico +V@v-sy) B.Diagramadetemporizacion nn 9 PL ste sitparo (Ny Wve Le cetatenstpune ce J ‘Sefal de salida an (OUT) St Tet. 7R1x01 Fig. 276 En la figura 277 se ilustra la forma de dotar al circuito de la figura 276 de la funcién de reset utili zando un interruptor (S1). El andlisis de este cir- ccuito es similar al de la figura 274. El interruptor se puede sustituir por un transistor PNP, como se in- ica, para aplicar electrOnicamente la sefial de reset Monoestables con 555 Los monoestables con compuertas se utilizan en aplicaciones donde el ancho exacto del pulso no es critico, Existen numerosas situaciones donde se necesita disponer de pulsos de longitud muy pre- cisa, En estos casos, clebe recurrirse al empleo de monoestables mas avanzados, por ejemplo el circui- tbintegrado 555 y su version CMOS, el 7555. Como vimos en la leccién 14, el 555 es un chip extremadamente popular que utiliza tecnologia bipolar. Puede operar con voltajes de alimentacton desde +4,5V hasta +18V, lo cual lo hace compa- 174 Pulso do disparo tible con la mayorfa de familias I6gicas de cireuitos integrados digitales. E1 7555 es funcionalmente idéntico al 555 pero se caracteriza por su bajo consumo de potencia y porque puede trabajar con voltajes de alimentacisn entre +2V y +18V. Todos los circuitos que se describen a continuacién wtilizan el 7555 como elemen- to central pero son igualmente validos con el 555. En la figura 278 se ilustra la forma de utilizar el 7555 como un monoestable no redisparable. El circuito responde a flancos de bajada y entrega un pulso activo en alto, La duracién de este pulso depende de los valores de R1, R2 y Cl y no esta sujeta a las variaciones del voltaje de alimentacidn ni a los ¢: bios de temperatura. Monoestable no redisparable 7555 con reset av (4.5v-18V) T= 1.1 x (RT + RQ) CTEl monoestable se dispara cuando se pulsa el interruptor S1 y el pin 2 (TRIGGER) recibe un nivel bajo de voltaje inferior a +V/3, es decir a la tercera parte del voltaje de alimentacién. En ese instante, la salida OUT (pin 3) se hace alta y C1 comienza a cargarse a través de Ri y R2. Cuando el voltaje sobre C1 se hace ligeramente superior a +2V/3 (las dos terceras partes del voltaje de alimentacién), el pin 2. (TRESHOLD) recibe un nivel alto y la salida cambia abruptamente de estado, haciéndose baja. De este modo finaliza el ciclo de temporizaci6n y el circuito queda a la espera del pro ximo pulso de disparo. El resultado del proceso anterior es un pulso positivo de salida de duracién T. El ciclo de tem- porizacién se puede abortar 0 cancelar prematura- mente, antes de que termine por sf mismo, aplicando un bajo al_pin 4 (RESET). Esto se consigue pulsando momenténeamente el interruptor S2. El ancho del pulso de salida se evaliia mediante la siguiente formula: T= 1.1 x (R14R2) x C1 Por ejemplo, si RI=10 KQ (10x103 ), C 100 pF (100x10-5 F) y R2= 1 MQ (1x106 Q), el ancho del pulso resultante con el potencidmetro en su posicién méxima (1 MQ) serd, entonces: Tyndx = 1.1.x (10x103 + 1x10®) x 100x106 Tmax = 111 segundos Es decir, la salida permanecerd en alto durante 1 minuto con’S1 segundos, contados a partir del mo- ‘mento en que se aplica la sefial de disparo. Si el potencidmetro se sitda en su posicién minima (09), el ancho del pulso resultante sera: Trin = 1.1 x (10x103 + 0) x 100x10-6 Tinin = 1.1 segundos En conclusién, el potenciémetro permite obtener perfodos de temporizacién desde un segundo hasta précticamente dos minutos. Pulsando S2 (RE- SET), cualquier pulso de temporizaci6n en curso se cancela y el circuito queda a la espera del préximo pulso de disparo. En la mayorfa de aplicaciones précticas, es deseable disparar el temporizador 7555 electrénica- mente (mediante una sefial), en fagar de hacerlo manualmente (pulsando un bot6n). En la figura 279 se ‘muestra una forma de adaptar el circuito de la figura 278 para disparo electrénico. Monoestable 7555 disparado electronicamente (1) } wv Observe que el pulso de disparo es activa en bajo y se acopla al pin 2 (TRIGGER) del 7555 a tra- vés del condensador C2 y la resistencia R2. El ancho de este pulso debe ser mayor de 100 ns (nanosegundos) pero menor que el ancho del pulso de salida deseado. El circuito RC formado por R2 yC2 se denomina un diferenciador. Sin embargo, la mejor forma de disparar elec trénicamente el 7555 es utilizar previamente un monoestable de mediana precisiGn para generar un pulso de =100 ns, activo en alto, y acoplar este tilumo al pin 2 (TRIGGER) mediante un transistor, como se muestra en la figura 280. En este caso, se utiliza un monoestable con compuertas NOR. Las configuraciones anteriores corresponden a monoestables no redisparables, En la figura 281 se muestra la forma de convertir el 7555 en un monoestable redisparable. La seiial de disparo se aplica ala base de los transistores Q1 y Q2. El primero descarga el condensador de temporizacién Ci y el se- ‘gundo aplica el pulso de disparo al pin 2. Cada vez que se aplica un pulso de disparo, activo en alto, el transistor Qi conduce y descarga el condensador C1, cancelando el perfodo de tempo- rizacién en curso. Al mismo tiempo, el transistor Q2 también conduce y aplica un pulso, activo en Bajo, al pin 2 (TRIGGER) del 7555. Como resultado, el pin 3 (OUT) se hace alto. Cuando la sefial de disparo desaparece, es decir retoma a su estado bajo, los transistores dejan de conducir y el condensador C1 comienza otra vez a cargarse a través de RI, inicidndose un nuevo ciclo de temporizacién. Si no se aplican mas pulsos de dispar, la sida se hace baja al eabo de un emo CEKIT- Curso préctico de elecrénica digital 175Monoestable 7555 disparado electrénicamente (II) Sohal de disparo 100 Circuitos integrados monoestables TTL Los fabricantes de circuitos integrados han desarrollado una gran variedad de multivibradores monoestables TTL tanto en tecnologfa esténdar como en Schottky de baja potencia o LS. En esta y las secciones que siguen describiremos los més representativos, aprenderemos a utilizarlos eficientemente y experimentaremos con ellos. Los monoestables TTL son muy versstiles, répi- dos, precisos y faciles de usar. Sus caracteristicas de diseio los hacen aptos para ser utilizados en aplicaciones que requieran generacién y conformacién de pulsos, retardos de tiempo, demodulacién y deteccién de flancos, entre otras necesidades. wv (4.5v-18V) te Ademés de su funcién basica, Ia mayoria de e: dispositivos pueden proporcionar funciones auxilia- res como disponibilidad de una o dos unidades idé: ticas en una misma cApsula, opcién de elegir entre redisparables y no redisparables, existencia de entradas de resét, entradas tipo Schmit pro por flancos de subida 0 de bajada, plementarias, etc. En todos los monoestables TTL, el ancho del Bilbo de salida se programa mediante un circu C externo y es independiente del ancho del pulso de disparo. Los valores de los componentes ut lizados para establecer el perfodo de temporizacién no son, generalmente, criticos pero deben respe- tarse las restricciones impuestas por los fabricantes Monoestable redisparable con 7555 Pulso de dispar. Circuito préctico WV (4sv-18v) Diagramadetemporizacion _ Fig. 28%En la tabla 16-1 se relacionan los monoestables TIL esténdar y LS més representativos y se resumen sus caracteristicas generales mas notables. Todos operan a partir de una fuente de alimentacién de +5V y entregan pulsos positivos, es decir activos en alto. A continuacién se describen los circuitos integrados 74LS221 y 74LS123. ‘Monoestable TTL representatives : 74128 2 74L8123 74221 74Ls221 9601 9602, 96.802 Tabla 16.1 Elccircuito integrado 7418221 El 74L$221 (figura 282) es un dispositive que contiene dos monoestables no redisparables independientes en una misma cépsula de 16 pines. Cada monoestable posee dos entradas de disparo (A y B), dos salidas complementarias (Q y Q) y una entrada de reset o clear (CLR). Se puede disparar por flancos de subida o por flancos de bajada. Para disparar el 74L$221 por flancos de subida (tansiciones de 0 a 1), la entrada A debe estar en bajo (0) y el pulso de disparo debe aplicarse a la enirada B, Para dispararlo por flancos de bajada (tansiciones de 1 a 0), 1a entrada B debe estar en alto (1) y el pulso de disparo debe aplicarse a la entrada A. Para cancelar el pulso de salida en cualquier instante, debe aplicarse un bajo (0) a la entrada CLR. En condiciones normales, esta Ifnea debe ser alta (1), Con la entrada A en bajo y la entrada B en alto, la linea CLR puede utilizarse’como entrada de disparo, En este caso, el monoestable responde a flancos de subida. El ancho del pulso (Tw) se programa mediante la resistencia extema R, conectada entre la entrada R/C (pines 15 6 7) y el positivo de la fuente (Vcc), y el condensador C, conectado entre las entradas C (ines 14 6 6) y RIC (pines 15 6 7). El valor de R debe estar entre 1.4 KO y 100 KQ y el de C no debe ser superior a 1000 uF. El valor del perfodo de temporizacién Tw se eva- Ia: mediante fa siguiente formula: Tw 93 x Rx C Por ejemplo, si R=#7 KO (47x103 Q) y LF (100x10-), entonces: Tw = 0.693 x 47x10 x 100x106 = 3.258 Es decir, se obtiene un pulso de 3.25 segundos de duracién. "Una vez disparado el monoestable, 1a salida Q se hace alta e ignora cualquier pulso de disparo aplicado durante este tiempo. Sin embargo, si I =Flancos de subida Ls Flancos de bajada Circuito integrado 74L$221 CEKIT- Curso précico de electrinica digital 177se aplica un bajo en la entrada CLR (pin 3 6 11) durante este lapso, la salida Q se hace autométicamen- te baja, abortando el pulso en pleno periodo de temporizaci6n, En aplicaciones donde se requieran tiempos muy cortos, se recomienda utilizar condensadores de ceramica o de poliestireno. Para perfodos largos se recomienda emplear condensadores de tantalio o de aluminio especial. Para obtener pulsos de ancho variable, puede utilizarse un potenciémetro, como se indica en la figura 283. Variacion del ancho del pulso La versién TTL esténdar del 74L8221 es el circui- to integrado 74221. Cuando se utilice este ultimo dispositivo en aplicaciones que requieran de un condensador electrolitico, debe insertarse un diodo de conmutacién para reducir los efectos de las altas corrientes de fuga del condensador. En la figura 284 se indica la forma de conectar este componente. EI diodo anterior no es necesario con el 74LS221 ni cuando se emplean condensadores de tantalio. Prevencion de corrientes de fuga 1.49 v7) NTO 19 Operacién de un monoestable no redisparable TTL Objetivos * Analizar la operacién de un monoestable no redisparable TTL. 74LS221 + Familiarizarse con el uso de un kit contador de pulsos. + Aprender a disparar un monoestable por flancos de subida o de bajada. Materiales y herramientas necesarios 1 circuito integrado 74L8221. IC1 1 médulo EDM-1 (4 monitores légicos). D1, D: 1 contador de pulsos (kit CEKIT K20 o simil 1 fuente regulada de SV, 1A (kit CEKIT K11). 2 pulsadores nonmalmente abiertos (NA). Si, S2 1 resistencia de 47KQ. Ri. resistencias de 1 KQ. R2, R3. 1 condensador electrolitico de 100 UF/16V. C1. 1 reloj 0 un crondmetro. 1 protoboard Puentes de alambre telefénico N® 22.6 N° 24 Aspectos prieticos previos. Descripcién del kit contador de pulsos CEKIT K20 El Ait CEKIT K20 (figura E30) es un circuito que cuenta pulsos en forma decimal (desde 0 hasta 9) y registra el estado de la cuenta en un display de 7 s mentos. La longitud del conteo se puede extender a cualquier ntimero de digitos conectando varias unidades K20 en cascada. El circuito opera a part una fuente de SV. Kit CEKIT K20-Aspecto externo Fig. £30 178Desde el punto de vista de su utilizaci6n, el kit K20 posee un botén de reset, dos lineas de alimentacion, una linea de entrada y una linea de expan- sion, Los pulsos se aplican a la Iinea de entrada. La Ifnea de expansi6n se conecta a la linea de entrada de una unidad similar para extender la longitud de conteo 299, 999, etc. El bot6n de reser se utiliza para iniciar la cuenta a partir de 0 (cero) 0 retornar el contador a este valor en cualquier instante. Cuando la cuenta llega a9, el contador recicla autométicamente a 0 con el siguiente puso de entrada y suminista un pulso por ia nea de expansi6n. En la figura E31 se muestra el diagrama esquemético de este kit. El circuito consta de un contador BCD 7490, un decodificador 7447 y un display de 7 seementos. Por cada nuevo pulso de entrada, el cédigo BCD en Jas salidas del contador se incrementa y el niéimero decimal correspondiente aparece en el display. La conversién de cédigos BCD a cédigos de 7 seg- ‘mentos la realiza el decodificador. Descripcién de los circuitos de prueba ara analizar experimentalmente la operacién del 74LS$221 utilizaremos dos circuitos de prueba. El primero (figura E32-A) ilustra el disparo por flancos de subida y el segundo (figura E32-B) el disparo por flancos de bajada. En ambos casos, la sefial de disparo la suministra el interruptor $1 y 1a de cancelacién el interruptor S2. Kit CEKIT K20 - Circuito interno aT] Fig. E31 La presencia del pulso de salida se registra en el display del kit K20 y en los monitores D1 y D2 del modulo 1. La resistencia R1 y el condensador Cl fijan el ancho del pulso de salida en 3.25 segundos, aproximadamente. Este periodo de temporizacién se inicia pulsando S1.y se puede cancelar en cualquier instante pulsando S2. Procedimiento Paso 1. Arme sobre el protoboard el circuito de la figura E32-A. Conecte adecuadamente el kit K20, Circuitos de prueba del 74LS221 A. Dispare por SET NUT ftances de subkda a ee KIT GEKIT K20, flancos de bajada TN “ Contador de pulsos Tw=07R1G1 CEKIT-Curso pracico de electrOnica digital 179el médulo EDM-1 y el circuito integrado 748221 a la fuente de alimentacion, Observe la polaridad del condensador de temporizacién Cl. Antes de encender la fuente, revise bien todas sus conexiones. Paso 2. Encienda la fuente de alimentacién. Pulse momentdneamente el botdn de reset del kit K20 para inicializar el contador de pulsos y el botén de clear ($2) para inicializar el monoestable 74LS221. Observe Io que sucede en el display y en los monitores D1 y Notard que en el display aparece el nimero 0. Es- to sucede porque al pulsar el botén de reser, el pin 3 del contador 7490 recibe un alto. Como resultado, en sus salidas DCBA se refleja el cédigo 0000, el cual es conyertido por el decodificador 7447 a su re- presentacidn de siete segmentos equivalente, repro- Guciéndose el ntimero cero (0) en el display. Al mismo tiempo, el monitor D1 se apaga y el monitor D2 se ilumina. Esto sucede porque, al pulsar $2, el pin 3 (CLR) del 74L8221 recibe un bajo. Co- mo resultado, la salida Q se hace baja (D1=off) y la salida Q se hace alta (D2=on). Paso 3. Pulse momenténeamente el botén $1 y observe durante cinco segundos lo que ocurre en los monitores DI y D2 y en el display. Notard que tan pronto se pulsa $1, el monitor D1 se ilumina y el monitor D2 se apaga. En el display no se observa cambio alguno. Sin embargo, al cabo de algunos segundos, el monitor D1 se apags, el monitor D2, se lumina y la cuenta en el display avanza una unidad. Lo anterior sucede porque, al pulsar y liberar S1, el pin 2 (B) del monoestable recibe uh Poko rs tivo de dispa- fo, cl euah hace alta la slida Q y baja la salida Q, Como resultado, se inicia un ciclo interno de temporizacidn que termina por sf mismo al cabo de 3.2 segundos, aproximadamente. Al finalizareste periodo, la salida Q se hace baja, la salida Q se hace alta y el contador detecta el flanco de bajada del pulso ie salida, incrementando el estado de la cuenta. Paso 4. Para comprobar la caracteristica de no redisparable, repita el paso anterior y pulse el botén S1 varias veces antes de que termine el perfodo de temporizacidn. Observara que la situacién no cambia, es decir, el monitor DI permanecerd iluminado durante 3.2 segundos y la cuenta en el display avan- zard una unidad al finalizar este tiempo. Lo anterior sucede porque el 74L$221 es un monoestable no redisparable. Una vez disparado, el citcuito rechazara cualquier pulso de disparo aplicado con posterioridad al que inicié la temporizacicn y s6- lo lo aceptard cuando ésta termine, 180 Paso 5. Para comprobar la funcién de borrado (CLEAR), pulse el botdn S1 con el fin de iniciar un nuevo ciclo de temporizacién. Notarg que el monitor D1 se ilumina y el monitor D2 se apaga. Un instante después de accionar $1, pulse el botsn S2. Observari que el monitor D1 se apaga, el monitor D2 se ilumina y el display avanza una unidad Lo anterior sucede porque, al pulsar $2 en pleno ciclo de temporizacion, la entrada CLR (pin 3) del 74LS221 recibe un bajo, el cual causa que la salida Q cambie abruptamente de estado y se haga baja, cancelindose el pulso en curso. La salida Q opera en forma contraria. El contador siempre registra los flancos de bajada de la sefial aplicada en su entrada. Paso 6, Desconecte la fuente de alimentacién ame sobre el protoboard el circuito de la figura E33- B. Una vez armado, repita los pasos 2 al 5 anteriores. Observard que el circuito se comporta exactamente de la misma forma, La nica diferencia radica cen que el disparo del monoestable se efecttia por flancos de bajada. wae El circuito integrado 74LS123 El 74LS123 (figura 285) es un dispositive TTL que contiene dos monoestables redisparables independientes en una misma cdpsula de 16 pines. Cada monoestable posee dos entradas de disparo (A y B), dos salidas complementarias (Q y O) y una entrada de borrado o clear (CLR). Se puede disparar por flancos de subida o por flancos de bajada. Para disparar el 74LS123 por flancos de subida (figura 286-A), la entrada A debe estar en bajo y el pulso de disparo debe aplicarse a la entrada B, Para ispararlo por flancos de bajada (figura 286-B), Ia entrada B debe estar en alto y el pulso de disparo debe aplicarse ala entrada A, Un bajo en la entrada CER cancela el pulso de salida antes de terminar el periodo de temporizacién, El ancho bisico del pulso (Tw) se programa mediante la resistencia externa R, conectada entre la entrada R/C y el positivo de la fuente, y el condensador C, conectado entre las entradas C y R/C. El valor de R debe estar entre 5 KQ y 50 KO. No existe restriccién alguna para el valor de C pero debe evitarse el uso de condensadores muy grandes El valor de Tw se evaltia mediante Ia si formula: ente Tw=0.37xRxCircuito integrado 74LS123 X: Puede ser 067 ter 7 proce ce abi “LL: Pulso negativo = Flancos de bajada noestables redisparables con 74LS123 Si, dentro de este lapso, el dispositive se redis. para, el pulso de salida en curso se cancela y se inicia un nuevo ciclo de temporizacién. El proceso se puede repetir indefinidamente con el fin de obtener pulsos de muy larga duracién, El siguiente ejemplo ilustra el uso de la formula anterior. Ejemplo. Calcular los valores de R y C necesarios para obtener un pulso bisico de 10 jis de duracién con un monoestable 7ALS123. Recuerde que el valor de R no debe ser inferior a 5 KO ni superior a 50 KQ. Cualquier valor de C es valido. Solucién. El procedimiento para determinar los valores de Ry C que satisfacen los Tequisitos del problema se puede resumir en los siguientes términos: Reorganizamos la ecuacién Tw=0.37RC con el fin de expresar R en términos de Tw y C. Es decir: R=Tw/(0.37xC) Asumimos un valor arbitratio para el condensador de temporizacién, por ejemplo C=0.001 AP y caculamos, R, remplazando Tw y C por sus’ valores respectivos. Si el valor resultante de R no estd dentro del rango de 5 KQ.a 50 KQ, asumimos otro valor de C y repetimos el célculo hasta que esto suceda. En nuestro caso: RQ) = 10x10-/(0.37x0.001x10-) R=27x1039=27KQ Este valor (comercial) esté dentro del rango de validez especificado para el 74.8123. Por tanto, con un condensador de 0.001 uF y una resistencia de 27 KQ obtenemos el ancho de pulso de 10 ps solicitado. Dependiendo del valor asumido para C, son posibles otras pare- ES ¢e,xalors or elemplo, C-0002 UE y Observe, por comparacién de las figuras 285 y 282, que el 741123 tiene la misma configuraci6n de pines del 74L$221. Sin embargo, estos dos dis- Positivos no son funcionalmente idénticos ni se pueden remplazar mutuamente. Recuerde que el 74LS 221 es no redisparable mientras que el 74LS123 es, redisparable, CEKIT. Curso précico de electrénica digital 181Circuitos integrados monoestables CMOS Existen varios circuitos integrados CMOS desarrollados especificamente para su utilizacién como multivibradores monoestables. La tabla 16-2 relaciona los mas representativos. Todos estos dispositivos pueden operar con tensiones de alimentacién de 3V a 18V y se caracterizan por su bajo consumo de potencia, ‘Monoestables CMOS representativos. [Chips por cépsula “Tabla 16-2 Los monoestables CMOS, en general, no son tan répidos ni exactos como los TTL. Sin embargo, son muy versétiles, se adaptan al disparo por flancos de subida y de bajada y pueden utilizarse en los modos redispirable y no redisparable. Para mejores resultados, se recomienda trabajarlos a la maxima tension de alimentacién posible (15 6 18V). El 74C221 (figura 287) es la versi6n CMOS del 7418221. Cada monoestable posee dos entradas de El circuito integrado 74C221 disparo (A y B), una entrada de borrado o_clear (CLR) y dos salidas complementarias (Q y Q). El ancho del pulso lo fija un circuito RC externo. La entrada A responde a flancos de bajada y la B a flancos de subida. La entrada CLR es activa en bajo. En la siguiente seccién se describe el circuito integrado 4528B, uno de los monoestables CMOS més populares. E1 4528B es funcionalmente idénti- co al 4098B. Ambos chips poseen dos monoestables redisparables en una misma cépsula. En la lec- cién 17 analizaremos el circuito integrado 4047B, un multivibrador astable/monoestable. El circuito integrado 4528B El 4528B (figura 288) es un dispositive CMOS que contiene dos monoestables redisparables en una El circuito integrado 4528B Vp: 3v- 18V K=05 RC (C2 0.01 uF 182 X; Puede ser061 Frances de subida +: Flancos de bajadamisma cépsula. Cada monoestable posee dos entra das de disparo (A y B), una entrada de borrado,o clear (CLR) y dos salidas complementarias (Q y Q). El disparo puede hacerse por flancos. de subida 0 por flancos de bajada. Para disparar el 4528B por flancos de subida (figura 289-A), i entrada BT debe estar en alto y la sefial de disparo debe aplicarse a la entrada A. Para aispararlo por lancos de bajada (figura 289-B), la entrada A debe estar en bajo y la sefial de disparo debe aplicarse a la entrada B. En ambos casos, la entrada CLR debe estar en alto. jonoestables redisparables con 4528B Yoo, Yoo Woo:av-18V) A.Porflancos de subida T=05RC Un bajo en ta linea CLR inhibe el disparo y hace baja Ja salida Q. Lo mismo sucede cuando la entrada A esté en alto o la entrada B esté en bajo. El ancho del pulso de salida (Tw) lo determinan los valores de R y C y se calcula mediame la siguiente formula aproximad: Tw=kxRxC En esta expresiGn, k es una constante de propor cionalidad, menor de 1, que depende, entre otros factores, del voltaje, la temperatura y las caracteristicas internas del chip. Como regla general, R no debe ser inferior a 5 KQ ni superior a 1 MQ. Para efectos précticos, con condensadores mayores de 0.01 wR, se puede asumir K=0.8. El 4528B opera normalmente como un monoestable redisparable. Sin embargo, se puede tam- bién emplear como monoestable no redisparable conectando la salida Q a la entrada B cuando el disaro sea por flancos de subida o la salida Qala entrada A cuando el disparo sea por flancos de bajada. Estas situaciones se ilustran en la figura 290. ‘Monoestables no redisparables con 45288 po (@v- 18) Disparo por flancos de (@v-1av) Temporizadores de intervalos largos Los temporizadores de intervalos largos (Jong- time timers) o temporizadores/contadores son circuitos disefiados especificamente para proporcionar retardos de tiempo prolongados y precisos, desde unos pocos microsegundos hasta varios dias, Se uti- Jizan en una gran variedad de aplicaciones: videogra- badoras, alarmas industriales, procesos fotografi- cos, controles autométicos de riego, etc. La mayoria de temporizadores de este ipo (figura 291) consisten, basicamente, de un oscilador de pre~ cisién y un contador de n etapas, gobemados por un circuito 16gico de control. Una vez iniciada la temporizacién, el contador cuenta los pulsos del oscilador y cambia el estado de su salida (Q) después de contabilizar 2” pulsos de entrada. En otras palabras, el contador multiplica, por un factor 29, el periodo de la sefial del oscilador, ob- teniéndose asi un pulso de salida de considerable duracién. Tanto el perfodo del oscilador (Tos¢) como el factor de multiplicacién (2") son, generalmente, pros jos por el usuario. P CEKIT- Curso préctico de electrénica digital 183Temporizacin de intervalos largos Supongamos, por ejemplo, que el perfodo del oscilador es de un segundo y el contador es de 16 etapas. En este caso, el periodo de temporizacién resultante es de 216=65536 segundos, es decir, de {18 horas!, aproximadamente. Un retardo de esta ‘magnitud es imposible de lograr usando monoestables convencionales. La mayor limitacién préctica de los monoestables estudiados hasta el momento, incluyendo el 555, Tadica en que el periodo de temporiacién que pueden proporcionar depende de un producto RC. obtener temporizaciones largas deben utilizarsecon- densadores electroliticos de gran capacidad y resistencias de muy alto valor. Por ejemplo, para lograr un retardo de 18 minutos con un 555 (ei maximo posible) se necesitarfa una resistencia de 10 MQ y un condensador de 100 UF. Sin embargo, la exactitud de esta temporizacién esté sujeta a la precision de los componentes utilizados. EI tiempo real obtenido puede diferir sustancial- mente del calculado. Los condensadores electroliticos, por su misma naturaleza, son dispositivos imprecisos: su valor no es estable'y puede variar con el tiempo, la temperatura y otros factores. Ademés, las altas corrientes de fuga inherentes a los mismos hacen imposible el uso de resistencias altas en el circuito, Estas razones obligan a descartar el uso de monoestables con condensadores electroliticos muy grandes en aplicaciones donde se requieran temporizaciones prolongadas y precisas. La confiabilidad de tales circuitos disminuye a medida que se incrementa la magnitud del retardo requerido. Cuando la exactitud es critica, hay que buscar otras opciones. En estos casos, debe recurrirse al empleo de monoestables mas especializados, como el popular temporizador programable XR-2240 de Exar que des- ribiremos en ja siguiente seccién. Otros temp: dores disponibles en forma de circuitos integrados 184 son el ZN1034E de Ferranti Electronics y el (CD4541B de National Semiconductors. El ZN1034E (figura 292) es un temporizador de 14 pines que proporciona retardos precisos de tiempo desde unos pocos milisegundos hasta varios dias, Trabaja normalmente con una tensién de ali- mentaci6n de SV, aplicada entre los pines 4 (+5V) y 7 (GND). Incluye un regulador interno de voltaje, un oscilador de precisién y un contador binario de doce etapas. Circuito integrado ZN1034E [Contador de 12 etapas No GND 0, &: Salidas TAG: Disparo NC: No conectado EXT, INT: Calbracién En la figura 293 se muestra el circuito bésico de izacién del ZN 1034E.como temporizador. Obser- ve que los pines 4 (entrada de +5V) y 5 (entrada del regulador) estin conectados al positivo de la fuente a través de la resistencia R2. Esto debe hacerse siempre que se utilice una tensién de alimentacién superior a 5V, El perfodo de temporizacién se inicia pulsando momenténeamente el botdn $1 y se evaldia mediante Ja siguiente formula: T=kxRixCr El valor de k depende del valor de R3 (CALIBRA- ION). Cuando R3=02 (pines 11 y 12 unidos), k=2736. En la tabla 16-3 se relacionan otros valores comunes de k. El valor de Ri puede variar des-T=KRIGT de 5 KQ hasta S MQ y el de Ci debe ser superior a 3900 pF. Por ejemplo, si Ri22. MQ, C1100 uF y R3=300 KO, entonces k=7500. Por tanto: T = 7500 x 2.2x10% x 100x106 T= 1.65 x 106 segundos ~ 19 dias Valores de K (ZN1034E) El CD4541B (figura 294) es un temporizador programable de 14 pines que proporciona retardos precisos de tiempo de unos pocos milisegundos a varias horas. Trabaja con una tension de alimen- tacién desde 3V hasta 15V aplicada entre los pines 14 (VDD) y 7 (GND). Incluye un contador binario de 16 etapas, un oscilador de precisidn y un circuito I6gico de control. En Ja figura 295 se indica la forma de utilizar el CD4541B como temporizador digital. Observe que los pines 5 (AR) y 10 (MODE) tienen aplicado un nivel bajo y el pin 9 (SELECT) tiene aplicado un nivel alto. Con esta combinacién de estados, el 4541 opera como un monoestable redisparable y entrega en la salida Q (pin 8) un pulso activo en alio.- La temporizacién se inicia pulsando el botén $1, es decir aplicando un pulso positivo al pin 6 (MR). EI tiempo que la salida Q permanece activada se evalia mediante la siguiente Formula: Temporizador digital con 4541B 3xKx Rtx Ci] oh si rie Tabla 8-4 T= kx2.3xRTXxCT El valor de k depende del estado Iégico de las entradas A (pin 12) y B (pin 13). La tabla 16-4 resume los valores de k correspondientes a cada combinacién de A y B. El valor de Rs debe ser superior a 10 KQ y aproximadamente igual a 2RT. Por ejemplo, si RT= 10 KO, CT= 100 pF y ABeII, entonces k=65536 y RS~20K. Por tanto: T= 65536 x 2.3 x 10x103 x 100x106 T= 150.7 x 103 segundos = 42 horas Nota: Para mas informacién sobre el CD4541B le sugerimos consultar el proyecto central N? 7 (Alar- ma Digital para el Hogar) de este curso. CEKIT- Curso préctco de electronica digital 186El circuito integrado XR-2240 EL XR-2240 (figura 296) es un temporizador programable de 16 pines que proporciona tiempos de etardo muy precisos, desde unos pocos microsegundos hasta varias horas. Incluye un oscilador de precisi6n, un contador binario de 8 etapas con sa- Maas de clectorabieto yun circuit logic de control. Es compatible con TTL y CMOS y opera con tensiones de 4V a 15V. Circuito integrado XR-2240 4V (avasv) REG En Ja figura 297 se muestra la forma de utilizar el XR-2240 como temporizador. Observe que la ten- siGn de alimentacién se aplica entre los pines 16 GV) ¥9 (GND) y las salidas de temporizacion (IT ‘Temporizador basico KR-2240 “p LRG Mon cro ast weg? Pad og Beger RARE 0K Teaoer Gave CLOONF Fig. 297 186 a 1287) estén conectadas al positivo de la fuente a través de un interruptor individual (S1 a $8) y una resistencia de pull-up (RL) comin, La resistencia RT y el condensador CT establecen el periodo (T) del oscilador interno. La salida general del temporizador (Q) se obtiene del punto comin de unin de todas las salidas. Como vimnos en la lec- cién 6, este modo de conexién se denomina con- figuracién AND alambrada y sélo se puede realizar con salidas de colector abierio. La resistencia R1, conectada entre el pin 14 y el 15, actia como resistencia de pull-up del oscilador. El condensador C1 es un filtro de ruido. El condensador C2 es opcional pero se reguere cuando Cres menor de 0.1 LF y/o la tensién de alimen- tacién es superior a 7 V. Estos componentes no intervienen en el proceso de temporizacién. La temporizacién se inicia pulsando el botén $9, es decir, aplicando un pulso positivo al pin 11 (TRIGGER), Cuando esto sucede, todas las salidas de temporizacién conectadas a RL, incluyendo la salida general del temporizador (Q}, se hacen bajas. El tiempo que cada salida kT (IT, 2T, etc.) dura activa en bajo se evalia mediante la siguiente formula: En esta expresién, k es el factor de ponderacin asociado a cada salida y T=RTCT el periodo del oscilador. Para la salida'1T (pin 1), k=1, para la salida 2T (pin 2), k=2 y asf sucesivamente, Para ga- Tantizar un éptimo fancionamiento del cicuito. el valor de RT debe estar entre 1 KQ y 10 MQ y el de Centre 0.01 uF y 1000 uF. Por ejemplo, si RT=100 KQ, Cr= 100 uF y se cierra inicamente el interruptor $6, queda sélec- cionada la salida 32T (pin 6) y, por tanto, k=32. Bajo estas condiciones, el tiempo que la salida 32T pemmanece en bajo seré: Tay = 32 x 100x103 x 100x106 Tarr = 320 segundos = 5 minutos +20 segundos Naturalmente, este es el mismo tiem dura activa en bajo la slida Q del temporizador. Si existe ‘mis de una salida de temporizacin conectada a RL, en la salida Q se obtiene un retardo de tiempo igual a la suma de los retardos producidos por cada entrada. Es decir: Tq =NT=NxRTxCTEn esta expresién, N es la suma de los factores de ponderacién de las salidas seleccionadas. Por ejem- lo, si, ademas de la 327, se seleccionan también fas satidas 87 y 1287, entonces: N=8+32 +128 =168 De este modo, el retardo total obtenido en la salida Q seré: Tg =NT=168T = 168xRTxCT Es decir, si RT=100KQ y CT=100pF, entonces: Tg = 168 x 100x103 x 100x106 = 1680 segundos Por tanto, la salida Q permanecerdé en bajo, exac- amore, 54 minutos. BF todas ins sails Sdn oo nectadas a la resistencia de pull-up RL, el méximo perfodo de temporizacién posible serd, por consiguiente: Tomax= 258T = 255 x RTX CT En nuestro caso: Tamax = 255 x 100x103x 100x106 = 2550 seg Este tiempo equivale a.un retardo de 42 minutos, 30 segundos. Cualquier temporizacién se puede can- elar pulsando el bot6n $10, es decir aplicando un Pulso positivo al pin 10 (RESET). Cuando esto sucede, todas las salidas se hacen altas y el circuito queda @ la espera del préximo pulso de disparo. El siguiente ejemplo ampli el uso de las formulas anteriores, aplicadas a un caso concreto de disefio, Ejemplo. Utilizando un temporizador programa: BAS HRSRDA0, caente ee Yaaro dee yo necesarios para obtener un retardo de 18 horas uuilizando la configuracién circuital de la figura 297. Especifique las combinacién de salidas que debe utilizarse Solucién. La mejor forma para resolver este tipo de problemas de disefio con el XR-2240 es seleccionar previamente los valores de CT y N dentro de las especificaciones del dispositivo y calcular el valor de RT a partir de la formula TQ=NT=NxRTxCr ast: ae RT = TQNxCr) En nuestro caso, TQ=18 horas, es decir, 64800 segundos. Si escogemos un condensador CT de 47 UF y seleccionamos las salidas 32T y 16T, entonces N 0 estas eondicione 300/(240x47x 10-5) xl rae) 128T, 64T, | 35 | _ Por tanto, debe utilizarse una resistencia de 5.7 MQ, Este valor puede obtenerse, por ejer- plo, conectando una resistencia de 5.6 MQ en serie con una de 100 KQ 0 utilizando una resistencia de 1 M en serie con un potenciémetro de 5MO calibrado en 47 MQ 8 “Temporizador de 16 horas con XR-2240 CIRCUITOS DE APLICACION Se presentan a continuaci6n algunos circuitos de aplicacién con monoestables y temporizadores que complementan los numerosos circuitos précticos analizados a lo largo de esta leccién y los que usted tmismo puede diseiar, aplicando los conocimientes iquiridos. Desoribiremos un eliminador de rebote, una alarma médica, dos interruptores de tacto, un temporizador para el carro, un generador de efectos sonoros y un temporizador de aparatos electrodomés- ticos. En lecciones posteriores encontraremos ms aplicaciones. Varios proyectos centrales de este cur- 0 utilizan monoestables y temporizadores. Eliminador de rebote con 7555 Una aplicacién muy comin de los monoestables no redisparables es como eliminadores de rebote. CEKIP. Curso précice de electronica digia! 187Eliminador de rebote con 7555 5v-15V Te Cuando un interruptor se cierra o se abre, sus con- tacios rebotan varias veces antes de conectarse 0 desconectarse definitivamente, produciendo pulsos de ruido. Este fendmeno se denomina rebote (bounce) y es inherente a todo interruptor electro- mecéinico, Los pulsos de ruido causan muchos problemas en los sistemas digitales y por esta raz6n deben su- primirse 0 enmascararse, es decir evitar que sean vistos_o detectados por ei circuito al cual va dirigida la informacién suministrada por el interruptor. Esta funcién la realiza un circuito antirrebote (debouncer). Los monoestables son adecuados para este trabajo, El circuito de la figura 299 genera un pulso limpio de 20 ms, libre de ruido y perfectamente rectangular, cuando se cierra el interruptor $1, La dura- GiGn de este pulso (T) depende de los valores de Ri y Cl y debe elegirse de modo que sea superior al periodo de rebote del interruptor. En. interruptores peguetos, este perfodo es de | @ 10 milisegundos. Alarma médica Una aplicacién importante de los monoestables redisparables es en circuitos de alarma disefiados para monitorear eventos repetitivos. Por ejemplo, considere su uso en una alarma médica de respira- ccign (figura 300). La alarma sensa la respiracién del paciente y genera un pulso en respuesta a la misma, el cual se utiliza para redisparar ef monoestable, El perfodo del monoestable se_fija de tal modo que un patrén normal de respiracién cause el redisparo continuo del mismo. Si el patrén de respira- cin se interrumpe, el monoestable no recibe un pulso de redisparo. Por tanto, el circuito se sale de tiempo y suena la alarma, alertando al personal médico de 1a existencia de una anormalidad. Interruptor temporizado de toque Un imerruptor de toque (touch switch) es un dispositivo en el cual la accién de conmutacién no se realiza en forma electromecnica sino por contacto momenténeo de la piel con un sensor téctil, Al tocar el sensor, el interruptor abre o cierra un circuito y lo mantiene en ese estado durante un tiempo determinado 0 de modo permanente, dependiendo del disefio. En varias aplicaciones industriales (por ejemplo, martillos electromecénicos), un interruptor de toque puede sustituir un voluminoso y costoso interruptor de potencia, Su uso no es peligroso. Como sensor, se puede utilizar cualquier material conductor dis: puesto de forma que pueda ser tocado por un dedo {por ejemplo, una moneda partida por la mitad). En la figura 301 se muestra un interruptor de toque on un monoestable NAND. El circuito proporciona un pulso de salida de aproximadamente un segundo de duracién cuando se toca con la piel un sensor constituido por dos contactos metélicos muy proximos. Ri y Cl determinan el ancho del pulso. ‘Alarma de respiracion hei | G Buzzer Falla respiratoria PUPP IPANCL sates sneer Salida monoestableTemporizador de tacto sencillo 79 sates ale En Ia figura 302 se muestra un temporizador de tacto desarrollado alrededor de un 555, Al tocar la lémina de contacto, el monoestable se dispara y produce un pulso de aproximadamente 5 segundos de Guracién, R3 se ajusta para que el voltaje del pin 2 sea superior a +V/3. R2 mejora la sensibilidad del Greuito, Ri'y C1 establecen fa duracién del puso. “Temporizador de tacto con 555 Los cireuitos anteriores pueden utilizarse para controlar LED, zumbadores, ldmparas, motores, etc., conectando a la salida una interface adecuada, por ejemplo, un oproscoplador manejando un tiac oun transistor impulsando un relé, La forma de comu- nicar circuitos digitales con dispositivos del mundo real se explic6 en la leccién 8 de este curso. Temporizador de luces para el carro El circuito de la figura 303 enciende las luces interiores del carro durante 15 segundos después de cerrar la puerta del vehiculo. Este tiempo es suficiente para que el conductor encuentre la lave de ignicién y ones el motor en marcha La ensign de alimentacién (12 V) se obtiene de la bateria, El in- teruptor S1 es accionado por la puerta. ‘Temporizador de luces parael carro nae Cuando la puerta se abre, el interruptor S1 se cie~ rma, las luces interiores se iluminan, el monoestable 555 se dispara, su salida (pin 3) se hace alta y el transistor Qi conduce. Cuando la puerta se cierra, S1 se abre y QI mantiene energizadas las luces durante 15 segundos, tiempo al cabo del cual las desconecta, debido a que la salida del monoestable se hace baja. Generador de efectos sonoros El circuito de la figura 304 utiliza un reloj §55,un monoestable redisparable 4528B y un amplificador de audio con LM386 (kin CEKIT K14) para producir en el parlante una gama muy variada de tonos y efectos sonoros cuando se ajustan R1 y R3. Ré es ‘el control de volumen del amplificador. Amplificader de audio 05: 220 nFi6v 3 z $ 3 8 * i & 3 a & B1:V p0GV. V6 12v) CCEKIT- Curso préctico de elecrrnica digital 189Arme este proyecto en su protoboard o en una tarjeta de circuito impreso y disfrtitelo. Mueva continuamente Ri, R3 0 ambos a la vez, y simulard sonidos como el de una guerra espacial, un avidn, un violin, una motocicleta, un metrénomo, un auto de carreras y muchos mds, Experimente con otros valores de C1 y C3 para obtener nuevos efectos. Remplazando Ri y R3 por fotoceldas (LDR), el sonido varia con la luz incidente. R1 establece el tono de base y R3 la gama de frecuencias dentro de Jas cuales avanza el circuito. Para suministrar la ten- sién de alimentacién (SV, 9V 6 12¥) puede utilizar una baterfa de vehiculo de 12V o alcalina de 9V asf como una fuente regulada de SV (kt CEKIT K11) ode 9V (kit CEKIT K10). El LM386 (figura 305) es un circuito integrado andlogo may popular que amplifia sefales de bajo voltaje, La sefial de pulsos sumninistrada por el mo- inoestable al potenciometro R4 se convierte en pul- Fag = Ouse AY sv (ove 12V) onl ‘oe 08 YY s corm REG xp-2200 er (Temporizador programabie)!6T| 190 Circuito integrado LM386 + Vee (4V-12V) sos de corriente que excitan, a través de C5, el par- ante, el cual los hace audibles. Mas informacién sobre este chip en el manual del kit K14 de CEKIT. Interruptor temporizado de potencia de 24 horas Carga: 115V, +1000 W (max) 2: Trise 2N6154 (200v/10A) Rio der 220.0 °Interruptor temporicado de potencia de 24 horas El circuito de la figura 306 permite conectar o desconectar una carga de potencia de 115VAC, por ejemplo una lémpara o un artefacto electrodomés- tico, al cabo de un cierto tiempo. La temporizacién se inicia pulsando el botén $9, se cancela pulsando S10 y su duracién se programa mediante el poten- ciémetro R2 y los interruptores $1 a $8. La carga se conecta a J1 y el voltaje de la red se aplica a J2. Con el potenciémetro en su posicién de méxima resistencia (10MQ) y todos los interruptores, desde S1 hasta $8, cerrados, se obtiene un retardo mé- imo de 24 horas, Con el potenciémetro en su po- sicién minima (0) y el interruptor $1 cerrado, se obtiene un retardo minimo de 3.3 segundos. Cual- quier retardo dentro de este rango es posible. El modo de operacién de la carga se selecciona mediante $11. Con $11 en la posicién ON, la carga se energiza autométicamente después de transcu- rrido el tiempo previamente programado. Con $5 en la posicién OFF, la carga se conecta tan pronto se da la orden de temporizacién y se desconecta automaticamente al cabo del tiempo preestablecido. Por ejemplo, si usted sale de su casa a las 12 del dia y desea que la limpara de su cuarto se prenda autométicamente a las 7 de la noche, tendré que situar $5 en la posicién ON y programar un retardo de 7 horas (23200 segundos) Puede hacerlo, por ejemplo, situando R2 en su posicién méxima y ce- rrando los interruptores $7, $4 y $2. Para hacer este célculo, utilice las fSrmulas de disefio con el XR-2240 suministradas en el texto, En- contraré que, con R2=10 MQ y Ci=33 UF, se re- uiee un factor N de 76 para ootene el retard de 5200 segundos requerido. Este factor se logra seleccionando las salidas 64T, 8T y 27. La interface entre el circuito de control, formado por el temporizador XR-2240 (IC1) y componentes asociados, y el circuito de potencia, formado por la carga y el triac 2N6154 (Q2), se realiza a través del optoacoplador MOC3010 (IC2). Para més detalles sobre el uso de optoacopladores en aplicaciones de potencia, le sugerimos remitirse a la leccisn 8, El triac 2N6154 puede impulsar corrientes hasta de 10 A-y manejar cargas hasta de 1000 W/115V. ara un éptimo funcionamiento debe estar provisto de un disipador de calor adecuado. La tensién de alimentacién del circuito de control puede obtenerla de una bateria de automévil de 12V, una pila alcalina de 9V o una fuente regulada de 9V (kit CEKIT K10). Para alambrar el circuito de potencia, use cable #16 6 18. Construccién y prueba del médulo 2. Parte 5 En esta actividad finalizaremos el ensamble del médulo 2 instalando en la tarjeta de circuito impreso EDM-2 el interruptor l6gico $4. La funcién de este componente es entregar, de acuerdo a su posicién, un nivel alto (1) bajo (0) de voltaje en el terminal de salida S4 de esa tarjeta. Realizaremos también la prueba de este médulo, atilizandolo junto al médulo 1 (@ monitores 6gicos) en un circuito decodificador sencillo, el cual, ade- més, nos permitird practicar y familiarizarnos con el eédigo BCD. Veremostambién comooptimizarelméduloEDM- 1 para hacerlo més versétil y poderlo utilizar indistintamente en circuitos TTL y CMOS. ‘Componentes necesarios = Para el montaje 1 interruptor miniatura tipo spat. $4 { circuito impreso CEKIT EDM3. 1 cautin de baja potencia (15W a 35W) Soldadura de estaiio 60/40 ~Para la prueba 1 médulo EDM-1 (4 monitores l6gicos). 1 médulo EDM-2 (4 interruptores l6gicos). 1 circuito integrado 4028B. IC1. 1 pila aleaina de 9V 6 una fuente de 9V (hit CEKIT K10) 6 una fuente de SV (kit CEKIT K11). +V. 1 protoboard. Varios puentes de alambre telefénico N° 22 6 #24. Herramientas: pinzas, cortaftios, bisturf, Procedimiento y prueba Paso L. Tome el interruptor S4 e instlelo a conti- nuacién del interruptor $3, en los agujeros correspondientes, como se muestra en la figura AIS, Asegiirese de que el componente quede instalado en uuna posicién firme y suéldelo con cuidado por el lado del cobre, de la misma forma como lo ha hecho con los interruptores $1, S2 y $3. Paso 2. Si atin no ha instalado los pines de insercidn del médulo, provease de 6 terminales sobrantes de LED o de resistencias y suéldelos directamente por el lado del cobre, en ‘ingulo recto con la tarjeta, como se muestra en la figura A16, Una vez, soldados, cértelos todos a una longitud inferior al espesor de su protoboard, por ejemplo 7 mm. CEKIT. Curso préctco de elecrinica digital 191Paso 3. Descrips Para verificar la operaci6n y el uso del médulo 2, emplearemos el circuito de prueba de la figura A17. Se trata de un decodificador de BCD a decimal con el CI 4028B (ver leccidn 10, paginas 121 a 123). El éireuito reconoce un cédigo BCD aplicado en las entradas DCBA activando una de las salidas Q0-Q9. én del circuito de prueba Circuito de prueba del médulo 2 192 El médulo 2 (EDM-2) suministra cédigos (combinaciones de 1's y 0's) de 4 bits a las entradas del decodificador, correspondiendo $1 al MSB (bit mis significativo) y Sé al LSB (bit menos significativo). Ef médulo 1 (EDM-1) informa cudndo sno de estos c6digos activa una de las cuatro lineas preseleccio- nadas QO, Q3, Q7 6 Q9. Especificamente, el LED D1 se ilumina cuando se aplica el cédigo de entrada 0000, correspondiente al nimero decimal 0, el LED D2 cuando se aplica el c6digo 0011, correspondiente al mimero 3, el LED D3 cuando se aplica el eédigo O111, correspon. diente al niimero 7, y el LED D4 cuando se aplica el c6digo 1001, correspondiente al nimero 9. Un decodificador BCD no debe reconocer cédi- ges BCD invades (ver Tabla 9.3, pagina 110) Sin embargo, algunas unidades 4028B, como el CD4028BCN de National utilizado en nuestra prueba, activan la salida Q8 (pin 9) cuando reciben un ego BCD invalido par, y Ia salida QP (pin 5) cuando reciben un cédigo BCD invélido impar. En este caso, e] LED D4, que monitorea la salida se Sinan tambien cuando, se apliquen Ios codigos BCD invélidos 1011 (11), 1101 (13) y ALLL (15). Si utiliza un 4028B de otro fabricante, €s probable que no se produzca este fendmeno.La distribuciGn de pines y 1a tabla de verdad del 4028B aparece en la figura 197, pagina 121. Paso 4. Optimizaci6n del médulo EDM-1 Antes de ensamblar el circuito de la figura A17 en su protoboard, conviene realizar una ligera modifi- cacién técnica’en el trazado del circuito impreso del médulo 1, con el fin de hacerlo més versatil, adap- table a varias necesidades y compatible con TTL. Se ha encontrado que algunas salidas CMOS no tienen la capacidad de corriente suficiente para impulsar las entradas de este médulo debido al efecto de carga, que presentan las resistencias de 1K conectadas entre cada entrada del inversor y tierra (ver figura A1, pégina 19). Esto puede suceder con el CI'CD4028BCN utilizado en este experimento, Para adaptar su médulo a estas circunstancias, el punto comin de unidn de las resistencias Ri, R2, R3 y R4 debe desconectarse de tierra y conectarse al positivo de la fuente, como se indica en la figura A18. De este modo, una salida CMOS alta no tiene gue impulsar corriente hacia la entrada de cualquier monitor porque ésta proviene de la fuente, a través de la resistencia de 1K. Para realizar esta modificacién, sdlo necesitard de un bisturf y un trozo de alambre telefSnico aislado de 18 mm de longitud. Tome el médulo 1 por el la-Circuito del modulo 1. Optimizado do del cobre y practique, con el bisturi, dos cortes profundos en'la pista que une el punto comin de unién de las resistencias de 1K con el pin 7 (tierra) del CI 4011B, como se muestra en la figura A19. Optimizacién del médulo 1 cane 226028 De este modo, aislard las resistencias de tierra, Para mayor seguridad, puede levantar y retirar, con el mismo bisturf, la pista de cobre que une los dos puntos de corte. A continuacién, suelde el alambre de 18 mm entre el pin 14 (+V) del Cl 4011B y el punto comiin de unién de las resistencias. Asi, este Ultimo quedard conectado al positivo de la fuente, Paso § Arme sobre su protoboard el circuito de la figura A17, como se indica en la figura A20. In- serte con cuidado el circuito integrado 4028B y los médulos EDM-1 y EDM-2, Realice las distintas conexiones empleando puentes cortos. Antes de conectar la fuente, revise bien todo el alambrado. Asegcrese de que tanto el 4028B como los médulos estén adecuadamente alimentados y no hayan conexionesextraviadas,es decir uniendo pun- 10S que no corresponden, Circuito pictérico de prueba Pa) Paso 6. Conecte la fuente y site todos los interruptores del médulo 2 en la posicién "0". De este modo, estard aplicando el cédigo 0000 a las entradas del decodificador. Observard que el LED D1 del m6- dulo 1 se ilumina, indicando que el circuito esta re- conociendo el cédigo BCD del nimero 0 (0000), Paso 7. Sitie los interruptores $1 a S4 en las posiciones adecuadas, genere, en su orden, todos los cédigos de 4 bits siguientes posibles, desde 0001 (1) hasta 1111 (15), y observe los que sucede en les LED del tél I. Por empl pra cl esdigo 0110 (6), sitée $1 en ia posicién 0, $2 en la posi- cién 1, $3 en la posicién 1 y S4 en la posicién 0, Notard que el LED D2 s6lo se ilumina cuando se aplica el cédigo 0011 (3), el LED D3 cuando se aplica el eddigo O111 (7) y el LED D4 cuando se aplica el eédigo 1001 (9), Para los cédigos superiores a este ultimo, pueden suceder dos cosas: a) El LED D4 se ifumina cuando se aplican los eédigos BCD invélidos impares 1011 (11), 101 (13) y LLL 15) 6 b) EL LED D4 no se ilumina en absoluto, CEKIT- Curso prictico de eleeirénica digital 193Lecci6n 17 Relojes o multivibradores astables + Introduccién + Multivibradores biestables, monoestables y astables + Tipos de multivibradores astables + Relojes con compuertas TTL * Relojes TTL controlados por cristal Relojes con compuertas CMOS + Relojes con compuertas Schmitt rigger + Relojes con compuertas bufjer + Relojes con el circuito integrado 555 + Relojes con circuitos integrados especializados + El circuito integrado 4047B + CIRCUITOS DE APLICACION Introduccién Muchos dispositivos, circuitos y sistemas digitales dependen de una sefial de reloj para operar correctamente y sincronizar sus funciones intenas, Como vimos en la leccién 13, una sefial de reloj Gigura 307) es una onda cuadrada 0 cadena de pulsos, es decir, una sucesién continua de niveles altos (I's) y bajos (0's) de voltaje que se repiten periédicamente en el tiempo. Sefial de reloj |—T—>| T: Perlodo;t: frecuencia; D: Dudy cycle Ti: Ancho del pulso; 72: Intarvalo del pulso Los cireuitos que producen sefiales de pulsos se denominan relojes © multivibradores astables. Los ‘multivibradores son circuitos que permiten controlar el tiempo en toda clase de aplicaciones andlo- gas y digitales, Sin la presencia del tiempo en los sistemas digitales, éstos se reducirian a simples circuitos combinatorios, es decir a configuraciones es- titicas de compuertas. Existen tres formas diferentes de considerar la ac- cin del tiempo en los circuitos digitales: rempo- 194 rizacién, sincronizacién y memorizacién, A cada una de éstas acciones conesponde un multivibrador especifico, La funcién de temporizacién la realizan los monoestables, la de sincronizacién los astables y la de memorizacién los biestables. Los multivibradores monoestables 0 one-shot se ataron en Ia leccin 16. Los multivibradores astables o relojes se estudian en esta leccién y los biestables o flip-flops en las lecciones 19 y 20. Por brevedad, utilizaremos con frecuencia los tér- minos monoestable, astable y biestable para referir- nos, respectivamente, a un multivibrador monoestable, a uno astable y a uno biestable. Ena leccién 18 estudiaremos un tipo especial de astable Namado oscilador controlado por voltaje (VCO) y el sistema del cual son su parte fundamental: el lazo de amarre de fase (PLL) digital. El PLL es uno de los dispositivos més versdtiles e interesantes de la electronica digital. ‘Comenzaremos por establecer, formalmente, ladi- ferencia entre multivibradores astables, monoestables y biestables. Posteriormente, analizaremos las configuraciones més comunes de circuitos de reloj utilizadas en sistemas digitales y aprenderemos a utilizar algunos chips desarrollados especificamente para esta funcién. Al final, presentaremos varios circuitos pricticos de aplicaci6n. Multivibradores biestables, monoestables y astables Como se establecié anteriomente, existen tres tipos de multivibradores: biestables, monoestables y astables. A continuacién, definiremos claramente la funcién y el modo de operacién de cada uno. El multivibrador biestable (figura 308), como su nombre lo indica, es un circuit que tiene tiene dos estados estables: alto y bajo. El dispositivo permanece indefinidamente en uno de sus dos estados estables hasta que es obligado a cambiar de estado mediante una sefial externa de disparo. Una vez disparado, el dispositivo se mantiene en su nuevo estado hasta que aparezca otra sefial de disparo. En resumen, a cada sefial de disparo comesponde un cambio de’ estado estable, Bésicamente, la fun- ion que desempeiia un biestable es la de recordar ‘© memorizar un estado determinado. También es posible, en cualquier momento, cambiar el contenidoFuncionamiento del biestable Fuso de disparo Estable Estable ST a ILI. rise se sssue Fig. 308 del circuito, es decir pasarlo de alto a bajo o viceversa. La descripcién anterior concuerda con la defini- cién de memoria RAM usada en los computadores digitales. Las memorias RAM o de acceso aleatorio se estudian en la lecci6n 32 de este curso. El multivibrador biestable se denomina también flip-flop y es 1a celda bisica de los sistemas de al- ‘macenamiento de datos (memorias), tan ampliamente usados en la tecnologia actual. Los flip-flops se estudiardn detalladamente en las lecciones 19 y 20 y as memorias a partir de la leccién 31. El multivibrador monoestable (figura 309) es un circuito que tiene un sélo estado estable, de donde deriva su nombre. El dispositive permanece indefinidamente en el estado estable hasta que recibe una sefial externa de disparo. Una vez disparado, cambia de estado y permanece en ese nuevo estado (lamado inestable) durante un tiempo, al cabo del cual retorna a su estado estable natural. El tiempo que dura la salida en el estado inestable rograma, generalmente, mediante un circuito RC externo. Dependiendo del disefio, el disparo puede producirse por flancos de salida (pulsos positivos) o de bajada (pulsos negativos) y el estado inestable puede ser alto (1) 6 bajo (0). Del mismo modo, la sefial de disparo puede redisparar continuamente el dispositivo y mantenerlo indefinida o temporalmente en el estado inestable 0 dispararlo s6lo después de que ha realizado la tran- sicién del estado inestable al estable. En el primer caso, se habla de monoestables redisparables y en el segundo de monoestables no redisparables. La funcién principal del monoestable es tempo- rizar © generar, en los sistemas digitales y elec- Funcionamiento del monoestable Pulsoe'de pare Estbie qa — is — saica Tere Puso de deparo : Factor de proporcionalidad Fig. 300 trénioos,lapgos de tiempo programables. Este tipo de circuitos, incluyendo los temporizadores programables, y sus aplicaciones, que son muy variadas, se estudiaron en la leccién 16. El multivibrador astable (figura 310), como su nombre lo indica, es un circuito que no ‘tiene estados estables. Los dos posibles estados que puede tomar son de tipo inestable o temporal. La salida del circuito oscila o alterna entre los dos estados inestables (alto y bajo) a una frecuencia o rata constante, determinada por un circuito RC extemo. anesthe J Elgeial NT [T+] Inestable La sefial generada por un astable se utiliza, por lo general, como patrén de tiempo o reloj para sin- Cronizar el funcionamiento de los circuitos de tipo Secuencial. La l6gica que rige estos sistemas la desarrollaremos a partir de la leccién 19. En la. presente leccién estudiaremos las formas de implementar astables en la préctica y aprenderemos a utilizar- Jos en una gran variedad de aplicaciones ities, CEKIP. Curso préctico de electronica digital 195Tipos de multivibradores astables Los multivibradores astables o relojes se caracte- tizan, en general, por presentar en su sada dos estados inestables posibles: alto y bajo. Sin necesidad de una sefial externa de disparo, el circuito oscila indefinidamente entre estos estados a una frecuencia constante. Por esta raz6n, los astables se conocen también como osciladores. La sefial digital generada por un astable (figura 310) se denomina onda cuadrada y se usa amplia- ‘mente para sincronizar sistemas digitales secuenciales. Entre la gran variedad de aplicaciones de este tipo de circuitos se destacan las siguientes: + Generadores de pulsos + Reloj (clock) de circuitos * Generadores de tono + Generadores de secuencia + Moduladores por anchura de pulsos (PWM) igitales Un multivibrador astable puede realizarse en la practica con transistores bipolares (BJT), transistores de efecto de campo (FET), transistores de mono- juntura (UIT) compuertas l6gicas TTL 0 CMOS y Circuitos integrados especiales. En estaleccién estudiaremos los siguientes tipos de circuitos de reloj adecuados para aplicaciones digitales: + Relojes con compuertas TTL. + Relojes con compuertas CMOS. + Relojes con compuertas Schmitt trigger. + Relojes con compuertas buffer. + Relojes con el circuito integrado 555. + Relojes con circuitos integrados especializados. + Relojes con cristales piezoeléctricos de cuarzo. Algunos de estos circuitos se basan en inversores TTL oCMOS. En lugar de utilizar circuitos integrados especializados para generar una sefial de reloj, es posible usar compuertas NAND, NOR o XOR no utilizadas en otras partes del sistema para obtener inversores. En la figura 311 se indican las formas mds comunes de usar estas compuertas como inversores. Relojes con compuertas TTL Un circuito de reloj (figura 310) esta compuesto por dos redes RC: una para la carga del condensador C y otra para la descarga del mismo. Cada uno de estos procesos de carga y descarga genera un tiempo que, a su vez, determina la duracién de Jos estados inestables (T! y 72). El perfodo (T) de la onda cuadrada resultante es igual_a la suma de los dos tiempos transcurridos 1412), Si estos tiempos son iguales (T1=T2), se dice que la onda cuadrada generida es simétrica 196 Tnversores con compuertas + NAND V_XOR ="_xnor 2 Fig.211 y si son diferentes (T1#T2), la onda resultante es asimétrica. Los conceptos de onda simétrica y asi- ‘meétrica se introdujeron en la leccién 13. El mecanismo de carga y descarga del condensador, con el fin de generar los dos estados inestables, se puede implementar usando compuertas TTL. Existen dos formas de usar la circuiteria interna de la compuerta para este fin: como comparador o detector de nivel de voltaje y como amplificador lineal. Como se verd, la segunda opcién es més venta- josa y, por tanto, la mas adecuada para construir Telojes de alta velocidad. En la figura 312 se muestra un circuito de reloj realizado con inversores TTL trabajando como comparadores de voltaje. Utilizaremos este sencillo Circuito sélo para explicar el principio de funcionamiento de los astables. Mas adelante, se presen- tardn circuitos de mayor utilidad préctica, La forma como opera un comparador de voltae se expics en la leccion 14, Inicialmente, el condensador C se encuentra descargado y el voltaje entre su terminales (Vc) es de cero (0) voltios. Por tanto, en el momento de conectar el voltaje de alimentacién (Vec= SV), este condensador se comportaré como un corto circuito, aplicando un nivel bajo a la entrada del inversor A3. Como resultado de lo anterior, en la salida del inversor A3 se tendrd, entonces,’ un nivel alto, el cual se aplica a la entrada del inversor Al.'La salida del inversor A2 ser, por tanto, alta, De esta manera, el circuito RC queda alimentado con un nivel de voltaje alto. El condensador comienza emionces, a cargarse desde OV y en direccién del voltaje de alimentacion (SV). Cuando el condensador alcanza el voltaje que la compuerta A3 identifica como una entrada alta (Viti= 2.0: ver leccién 8), se produce un cambio enAstable simpl Ti2 En esta exprsisn, T es el periodo en segundos (6) siel valor de R se expresa en Ohmios (2) ¥ el de C en Faradios (F). Si R est en kilo-ohmios (KQ) y C en microfuradios (uF), que es el caso ‘iis usual, T resulta expresado en milisegundos. 3. Se asume un valor cualquiera (comercial) para el condensador C y, de la expresién anterior, se obtiene el valor de R. Es decir: la salida de A3 de alto a bajo, el cual se comunica ala entrada del inversor A1: Por tanto, la salida del inversor A2 seri baja. En este momento, se le aplica a la red RC un voltaje igual a cero (0) voltios. El condensador comienza, entonces, a descargarse, Cuando el voltaje enel mismo (Ve) ilega al nivel que la compuerta A3, ideptifica como una entrada baja (ViL=0.8 V), ésta cambia de estado y, en la salida de A3, se tendré un nivel alto nuevamente. Como resultado, 1a salida del inversor A2 es, también, alta y, por tanto, el condensador C inicia, otra vez, su carga hacia un valor positive de voltaje. El proceso se repite constantemente, generando, de ésta manera, una onda cuadrada de una frecuencia que depende de los valores de Ry C, la cual se puede determinar en cualquier momento. Para calcular la frecuencia de oscilacién del reloj de la figura 312, se procede de la siguiente manera: 1. Por definici6n: Cee en cael | En esta expresin, T es el periodo en segundos (s) y f la frecuencia en Hertz (Hz). Si f esté en Kilohertz (KHz), T quedaré expresado en milisegundos (ms). Si ia frecuencia se expresa en Mega- hertz (MHz), el periodo resultante estard en microsegundos (jis). 2. Matemiticamente, se puede demostrar que, si Viti=2V (valor tipico), entonces: Si el valor resultante de R no es comercial o est muy alejado del valor comercial mds préximo, puede asumirse otro valor para C y repetir el célculo 0 buscar una combinacién (en serie 0en paralelo) de resistencias comerciales que seaequivalenteal valor deseado. El ejemplo de la pagina 198 aclara el uso dela formula anterior, Enlatabla 17-1 se relacionan los valores de acuer- doa las cuales se fabrican las resistencias de compo- sicién de carbén (las més comunes) en las series de tolerancias del 5% (Gitima banda dorada), 10% (Gltima banda plateada) y 20% (iltima banda ausen- te), Bsa tabla es muy importante para diseiarci- cuitos electrénicos lo tipo, incluyendo astables y monoestables. Por ejemplo, en la gama de 5K a 10K se consiguen resistencias, con una tolerancia del 5%, de 3.1K, 5.6K, 6.2K, 68K, 7.5K, 82K, 9.1K y 10K.’ Del mismo modo, en la banda de 100K a 200K, existen resistencias, con una tolerancia del 10%, de 100K, 120K, 150K y 180K, vinicamente. Estos valores se denominan series preferentes. 8 12:18 282 20% [10 15 22 33 47 68 rabla 17-1} CEKIT- Curso prictico de elecironica digital 197Ejemplo. Disefiar un circuito de reloj para generar una one iene de 1 KHz uy Hz). ollie Apicanod al precctice no nal rior, obtenemos: T (ms)= 1/f (KH = 1/1 = 1 ms T2=05ms La notacién "T [ms]" debe leerse como "T expresado en milisegundos" y la nota- cién "iKHz}" como "f expresado en kilohertz". Asumiendo un condensador C de 0.01 iF, tenemos: mak 0.7xC[UF] x RIKQ] ee 7x0. ai Rig} _Portanto: R (Ka = 0.5/(0.7x 0.01) =72 KQ “Bs decir, se necesita un condensadior © de O.0IMF y una resistencia R de 72 KO ‘para obtener-una frecuencia f de 1 KHz con el circnito de la figura 312. El valor de R (72 KQ) no es comercial pero se puede ‘obtener, por ejemplo, conectando una resistencia de 62KQ en serie con una de 10KQ 0 cualquier oa com’ inacién equiva: | lente a 72K. En [a figura 313 se tiene el mismo circuito asta~ ble basico de la figura 312, pero se han sustituido los inversores Al y A2 por una compuerta AND. Asf, es posible controlar el proceso de arranque de la oscilacién de acuerdo al estado de la sefial de control A. Si A es alta, el circuito se habilita y hay oscilacién. De lo contrario, si A es baja, no se tiene sefial de reloj. Este circuito es un ejemplo de reloj gatillado. Astable con habilitador pein ental EES foley Bao Habiita cscilacién Bloquea Fig. 913 En la figura 314 se muestra un circuito de reloj, con compuertas TTL, que utiliza otro principio para su funcionamiento, Este astable no usa los niveles de entrada y salida altos y bajos como puntos de comparacién para efectuar la transicién, En su lugar, emplea la zona lineal de la compuerta, stab econ lneersoren Teri Besa xa mr [pt Joos a | [>e Sata | La zona lineal es 1a gama de voltajes dentro de la cual cada inversor se comporta como un amplificador. Una ligera variaci6n del voltaje de entrada por debajo de 2.5V, aproximadamente, (por ejemplo de 2.5V a 2.4 V}, provoca que la salida se haga alta (casi SV) y viceversa, En otras palabras, la realimentacién introducida por la resistencia de 560 ©, transforma, a cada inversor, en un amplificador de alta ganancia, El ee centre los dos inversores, convertidos en am- lificadores, se realiza por medio del condensador be 0.01 LE La red de realimentacién, que determina la frecuencia de oscilacién, es el condensador C conectado entre la salida del reloj y la entrada del primer inversor. En este caso, el periodo T (en ms), es aproximadamente igual al producto RxC, estando R expresada en KO. y Cen pF. Por ejemplo, si R=5602=0.56 KQ y C=0.05 HE, entonces T=0.56x0.05 = 0.028 ms, 10 cual co- tresponde a una frecuencia (f) de 35 KHz, aproximadamente. th v.31 Relojes TTL controlados por cristal La estabilidad que puede ofrecer un oscilador RC como los anteriores es del orden de un 0.1%. Esto significa que por cada 100 Hz, la frecuencia de Ja sefial generada puede variar hasta 0.1 Hz con Tespecto a su valor nominal: Por ejemplo, si oscila KHz, la frecuencia real puede estar entre 99.9 Kz 100.1 KH. En algunas aplicaciones, esta precisién es suficiente y los circuitos de las figuras 313 y 314 sonuna excelente opcién, Si se desea una estabilidad mayor hay que recurrir, como elemento de reali- mentacién, a un cristal de cuarzo y no a un condensador. Esta situacién se ilustra en la figura 315. Reloj TTL controlado por cristal XTAL be oh El cristal de cuarzo (figura 316) tiene una com- osiicn quimica similar ala del vidrio. Un cristal le cuarzo se corta y se pule a unas determinadas dimensiones para que pueda vibrar a una cierta frecuencia, La frecuencia a la cual vibra un cristal depende, basicamente de su espesor , y es muy estable, no siendo afectada por la temperatura y otros factores. Los cristales de cuarzo se tallan a partir de un cristal matriz.y su aspecto final es el de una lami- nilla muy delgada, de forma circular, cuadrada, rectangular o anular. Para su uso, se encierran en un blindaje metdlico del cual sobresalen los terminales de acceso, Es posible alterar la frecuencia original Cristal de cuarzo “ zs & x Co Estructura \ interna i Aspecto fico CS RS "Laihalnia c) Simbolo de un cristal limando cuidadosamente parte de su perfil, pero se come el riesgo de dejarlo inservible. Los cristales de cuarzo se utilizan en sistemas digitales, equipos de comunicaciones y otras aplicaciones de la tecnologia electrénica. Para una mayor informacién sobre la teorfa de los cristales de cuarzo y sus aplicaciones en el campo de las comunicaciones, remitimos al lector al Curso de Radio AM- FM, Banda Ciudadana y Radioaficién de CEKIT. El cuarzo es un elemento piezoeléctrico. Lo anterior significa que genera una seffal eléctrica cuando se somete a una tensién mecénica (presién) y que vibra, a una frecuencia particular, cuando se aplica una tensién eléctrica (voltaje) entre sus termi- niles. Este fendmeno se denomina efecto piezo- eléctrico. Desde el punto de vista préctico, un cristal de cuarzo es equivalente al circuito de la figura 316-D. Quienes estén familiarizados con filtros y otros circuitos andlogos, reconoceriin que se trata de un tan- que resonante RLC de muy alto Q, aproximadamente igual a 10,000, y de muy alta estabilidad. Estos factores lo convierten en un elemento ideal para estabilizar circuitos osciladores. Los cristales de cuarzo se consiguen para frecuencias desde 10 KHz hasta 210 MHz. Los més, utilizados son los cristales de 100 KHz, 1.0 MHz, 2.0 MHz, 4,0 MHz, 5.0 MHz y 10 MHz. Uno de los cristales de mas fécil consecucién es el de 3.579545. MHz, utilizado para sincronizar los pulsos del oscilador que controla los colores en los televisores. Los relojes de pulsera de cuarzo (quartz, en inglés), utilizan un cristal que oscila a 32.768 KFiz, Si esta frecuencia se divide por 215 (32768), se obtiene una oscilacidn, muy estable, de 1 Hz. La frecuencia nominal de los cristales puede ajustarse, en un rango muy estrecho, mediante con- jensadores, de muy bajo valor, conectados en serie ‘en paralelo, Este es el propésito del capacitor de 50 pF en la figura 315. En la figura 317 se muestra un circuito prictico de oscilador TTL a cristal de 3.5 MHz, adecuado para aplicaciones de precisién. Relojes CMOS Los relojes CMOS se caracterizan por consumir ‘menos potencia y operar dentro de un rango de voltajes més amplio que los relojes TTL. Como en estos tltimos, también es posible usar Tas compuertas CMOS como comparadores de nivel de vol- {aje o como amplificadores lineales de alta ganancia para_ generar la oscilacién. CEKIT: Curso préctco de electrénica digital 189Reloj TTL controlado por cristal MA En la figura 318 se muestra el circuito CMOS mas comtinmente utilizado como generador de pulsos de reloj. Est4 basado en inversores 0 en compuertas conectadas como inversores. Las com- pucrtas SST més empleadas para este propésito son los circuitos imtegrados CD4001 (NOR) y 4011 (NAND). Se incluye también el diagrama de tempo- rizacién, Astable con compuertas CMOS ‘A.Circultopractico El circuito de la figura 318 es similar, en su estructura, al oscilador TTL de la figura 317, pero su frecuencia la determina un circuito RC y no un cristal. Dependiendo del estado de las salidas de los inversores Al y A2, el condensador C se cargard 0 descargara siempre a través de la resistencia R y los circuitos de salida de estas compuertas. En el instante de aplicar potencia al circuito, el condensador C se comporta como un corto circuito. Suponiendo que la salida de A2 es alta, la salida de AI serd, por consigniente baja. De esta manera el 200 Circultos equivalentes de cargay descarga condensador C se cargard a través de R y el circuito de salida de Ai (figura 319A). A medida que el condensador adquiere carga positiva, se reduce el voltaje en el punto B. Cuando este voltaje se hace menor que VDD/2 (la mitad del voltaje de alimentacién), el inversor A1 lo interpreta co- ‘mo una entrada baja'(VIL) y su salida cambia de estado, haciéndose alta. Esto provoca que la salida del inversor A2 (punto A) se haga baja, Bajo esta circunstancia, el condensador C pier- de sucarga y adquiere otra de sentido contrario, car- gindose a través de R y el circuito de salida de A2 Gigura 319-B). Cuando el voltaje sobre C alcanza un valor igual o mayor a VDD/2, la salida del inversor Al cambia de estado, haciéndose baja, Lo anterior provoca que 1a salida del inversor A2 (punto A) se haga alta, reinicidndose el ciclo de oscilacién. La operacién del circuito se resume en el diagrama de temporizacién de la figura 318-B. La frecuencia de la sefial de salida depende de los valores de Ry Cy se evalia mediante Ia siguiente for mula: ES a Para que esta frmula sea valida y el circuito opere confiablemente, el valor de R no debe ser inferior a 1 KQ ni superior a 10 MQ. No se recomienda que el valor del condensador C sea superior a 10 HE. Por ejemplo, si se utiliza una resistencia de 100 KQ yun condensador de 0.01 uF, entonces: f [KHz] = 1/ (2.2 x R(KO}xC{uF)) f tHiz] = 1/(2.2x10030.01) f= 0.45 KHz = 450 Hz Este valor de frecuencia esté en el rango audible de 20 Hz a 20 KHz, Si la salida de la compuerta A2 (punto A) se conecta a un amplificador de audio, eltren de pulsos presente en ese punto se reproducira en el parlante como un tono audible de 450 Hz. El cireuito de la figura 318 genera una onda cuadrada un tanto asimétrica (T1#T2) a causa de la construccién interna de las compuertas CMOS. Précticamente, todos los dispositivos de esta familia traen incorporada de fabrica una red de diodos que protegen cada entrada contra el dafio por descarga electrostética (ESD, ver leccién 2, pégina 25). Estos diodos de proteccién son los principales responsables de la falta de simetria en los periodos de carga y descarga del condensador. Para contra- rrestar su efecto, debe utilizarse una resistencia tra, como se muestra en la figura 320, La inserci6n de R2 garantiza la generacién de una onda cuadrada simétrica, es decir, con un ciclo de trabajo del 50%. ‘Astables CMOS de simotria mejorada "4060 ‘ion *Ra> Rt (10 veces) Se recomienda elegir R2 de tal modo que sea, como minimo, igual a diez (10) veces el valor de 1a resistencia de temporizacién (RI), Es decir: R2>10R1 La presencia de R2 no tiene efecto en la operacidn del circuito debido a la extremadamente alta impedancia de entrada que presentan las compuertas CMOS. La frecuencia de salida depende de los valores de R1-y de G, y se calcula, en forma aproximada, mediante la siguiente f6rmula (Ila misma del cir- culo de la figura 318): Los circuitos de las figuras 318 y 320 emplean Jas compuertas CMOS como comparadores de vol- ‘Astable CMOS lineal Trimer Fig. 321 taje. En la figura 321 se tiene un oscilador astable, conirolado por cristal, el cual utiliza una compuerta CMOS convertida en'un amplificador lineal de alta ganancia mediante una resistencia de 10 MQ conectada entre la entrada y la salida, La frecuencia de oscilacién la determina el cristal ubicado en la trayectoria de realimentacién y se puede ajustar en un rango limitado (1 KHz por MHz, tipicamente) mediante el condensador variable (crimmer) C2. El circuito constituido por C1, C2 i el cristal se denomina una red pi, por analogia con la forma de esta letra griega (I). El inversor B se utiliza como buffer, evitando que el circuito extemo al cual va dirigida la sefial de salida de la compuerta A cargueexcesivamenteelos- cilador. Este circuito operamdseficientementecuan- do se opera con tensiones de alimentacién superiores a4.5 V (por ejemplo, 9V). Relojes con compuertas Schmitt trigger Hay otra via para implementar circuitos de reloj usande compuertas CMOS: emplear una compuerta del tipo Schmitt trigger. Como sabemos, una compuerta Sclndi criggr es un circuit digit que cam. ia de valores o estados tinicamente con voltajes de entrada muy especificos lamados umbrales. Designaremos el_umbral positivo como VTH y el negativo como VIL. Los valores de VTH y VL. dependen del voltaje de alimemtacién (+VDD) y varian ligeramente de un fabricante a otro. Por ejemplo, para el CD4093B de National, si +VDD = 5 V, entonces VTH = 3.3 V y VTL = 18 V. Del mismo modo, cuando +VDD = 10 V, entonces VIH = 6.2 V y VIL =4.1 V. As{ mismo, si +V= 15 V, entonces VTH= 9.0 Vy Wil = 63 V. Estos valores son tipicos. Suponiendo una tensién de alimentacién +V = 5 YV, Jo anterior significa que en la salida de la compuerta Schmitr-trigger se produce un cambio en una direccién cuando la sefial de entrada es superior CEKIT. Curso prictco de elecrOnca digital 2013.3 V (VTE) y un cambio en Ia direccién contraria cuando la sefial de entrada es inferior a 1.8V (VTL). La histéresis existente (VTH-VTL = 1.5 V) permite obtener una onda perfectamente cuadrada y limpia a partir de una sefial de entrada relativamente lenta. Las caracterfsticas generales de las compuertas Schmin-trigger se analizaron en la leccién 6. En la figura 322 se ilustra la forma de obtener un oscilador astable utilizando una de las cuatro compuertas NAND Schmitt -trigger de un circuito integrado CMOS 4093B. Una de las entradas (4), se emplea como linea de habilitacién del oscilador. La otra entrada (2), conectada a un circuito RC, ‘controla la accién del circuito. ‘Astable Schmitt trigger Cuando el interruptor $1 esté abierto, la entrada 4 recibe un alto a través de la resistencia de 10K y el oscilador opera normalmente. Cuando $1 se cie- ra, la salida del reloj se inhibe y adopta un estado alto permanente, El funcionamiento del circuito se puede comprender mds facilmente analizando su dia- sgrama de temporizacién (figura 322-B). En el momento de aplicar el voltaje de alimenta- cién VD, el eondensador C se encuentra descargado. Por esta raz6n, aplica un nivel bajo a la entrada 2.de la compuerta y su salida seré, por tanto, alta, El condensador C”entonces inicia su proceso de carga hacia un voltaje positivo a través de R. Cuando el voltaje del condensador (Vc) aleanza el nivel o umbral que a compuerta identifica como alto ( VTH=3.3 V, con VDD=5 V), la salida de esta iiltima cambia de estado y se hace baja. Bajo esta condicién, el condensador se descarga a través de R hasta aleanzar el umbral de voltaje que la compuerta identifica como bajo (VTL=1.8 V, con VDD = SV). Cuando esto sucede, 1a compuerta cambia nuevamente de estado y su salida se hace alta, re-~ 202 pitigndose el mismo proceso. Asf, se obtiene en la salida del circuito una onda cuadrada asimétrica, de frecuencia constante, Para un determinado voltaje de alimentacién, el valor de esta frecuencia depende de los valores de R y C, y se evalia ast: En esta expresién, Ti es el tiempo de carga de Cl y T2el tiempo de descarga del mismo. El prime- 10 (T1) determina el ancho del pulso y el segundo (12) su intervalo. Los valores de Tl T2 se cal culan como sigue: 1. Perfodo: Tr=kixRxC T2 =kaxRxC Por tanto: T= Ti+ Ta = (kt+ ka)xRxC =k x Rx C siendo: k=kt+k2 Los valores de k1 y k2y k dependen del valor de Ia tension de alimeatacién VDD ¥y de los urbra- les de disparo VTH y VIL de la comipuerta. La tabla 17-2 relaciona algunos valores tipicos de estos factores. Valores tipicos de K, Ki, K2 para el 40938 El siguiente ejemplo aclara el uso de las fOrmu- las anteriores. Ejemplo. Determine la frecuencia de oscila- cin y el ciclo de trabajo de un-reloj CMOS que utiliza una compuerta Schmitt-trigger 4093B, una resistencia de 10 K y un condensador de 0.47 jLF. El circuito opera a partir de unvoltaje de alimentacién de 5 Vy tiene la misma estructura bdsica de la figura 322. Solucién. En este caso, k1=0.61, K2=0.63 y k=1,24. Remplazando R=10 KQ y C=0.47 uF en la formula del periodo, obtenemos: T [ms] = kx R[KQ] x CLF] T [ms] = 1.24x10x0.47 T =5.83 ms La frecuencia correspondiente a este periodo serd, por tanto: : §[KHz]= 1/TIms] = 1/5.83 = 0.17 KHz £=170 Hz __ Elcircuito oscila, entonces, a una frecuencia (audible) de 170 Hz, Como sabemos, el ciclo de trabajo (D) es simplemente la relacién porcentual entre el ancho de cada pulso (T1) y el periodo de la sefal, Es decir: D(%) = (T1/T) x 100 Puesto que TI=kIRC y T=kRC, entonces: D(%) = [(kKIRCY(KRO)] x 100 Simplificando el término RC y remplazando k1=0.61 y k=1.24, se obtiene: D(%) = (ki/k)x100 D = (0.61/1.24)x100 = 49% Este resultado indica que In onda obtenida es ligeramente asimétrica. Recuerde que para una onda siméirica, perfectarmente cuadrada, D=50%. En general, en todos relojes CMOS Schmitt-rigger que obedecen a la estructura de ia figura 399, TT, obteniendose necesaria. ‘mente una onda asimétrica. Relojes con compuertas buffer El uso de buffers constituye una de las mejores alternativas para obtener relojes CMOS ripidos y con buena capacidad de corriente. En la figura 323 se muestran dos configuraciones tipicas de osciladores buffer basados en el CI 4049B: un reloj de alta frecuencia y un reloj de propésito general. En este tiltimo caso, la frecuencia de salida 1 Zax Rxe Astable con buffer 4049B 1 A=Bacu, 5 4049 Relojes con el circuito integrado 555 E1555 es, sin duda, uno de los chips mas versé- tiles desarrollados hasta el momento para la gene- racién de tiempos. Usiliza tecnologia bipolar y es ‘compatible con légica TTL y CMOS. Opera con tensiones de alimentacién desde 4.5 V hasta 18V y pue- cde manejar corrientes de salida hasta de 200 mA. En la figura 324 se muestra la forma de utilizar el circuito integrado 555 en el modo astable, es de~ cir, como generador de pulsos de reloj. La operacidn detallada de este circuito puede consultarse en Ia lecci6n 14 (paginas 157 a 160). Astable con 555 CEKIT- Curso préctico de electrinica digital 203La frecuencia de salida depende de los valores de RA, RB y CT y se evaltia mediante la siguiente férmula: 1.44 CT x( RA + 2RB) Para que esta expresidn sea valida, el valor de RB debe ser menor de RA/2. Si no se cumple esta condici6n, el circuito no puede oscilar porque el voltaje en el pin 2 (TRIGGER) del 555 nunca alcanzarfa el nivel de disparo (1/3 de Vee). El ciclo de trabajo (D) depende de los valores de Ray RBy secalcula asf: RAs RB BA+RB_y 400 RA+2RB D(% Si se desea una onda simétrica, los valores de Ray RB deben elegirse de modo que el ciclo de trabajo resultante sea D=50%. Esto puede lograrse, por ejemplo, utilizando una resistencia RA de valor ‘muy pequefio comparado con el de RB. La configuracién astable de ta figura 324 permite variar el ciclo de trabajo desde algo més del 50% (casi una onda cuadrada) hasta el 100% (onda continua). Si se pretende obtener ciclos de trabajo ‘menores al 50%, deben conectarse dos diodos entre Jos pines 7 y 6, como se indica en la figura 325. ‘Astable con 555 de ciclo de trabajo ampli El condensador CT se carga, ahora, solamente a través de RA porque el diodo D1 cortocircuita a la resistencia RB durante el tiempo de carga del condensador. La descarga de CT se realiza a través de RB, tinicamente. En estas condiciones, el ciclo de trabajo del circuito de la figura 325 esté dado por: Austando adecuadamente Ios valores de RA y RB, el valor de D se puede variar entre un 0 y un 100%. Este tipo de circuito es muy utilizado para el control de velocidad de motores de corriente continua, En algunas aplicaciones, como se veré mis adelante, se requiere variar el ciclo de trabajo de la ‘onda cuadraia pero manteniendo constante la fre- ‘cuencia, Esto se logra remplazando RA y RB por un Nenciémeto lineal, como se iusia en la figura 26. Las resistencias Ri y R2 se conectan en serie con el potenciémetro (R3), R1 limita la méxima co- mriente durante la carga de CT. La resistencia R2 eestablece un valor mfnimo para RB que compensa la existencia de RI. El circuito de 1a figura 327 permite generar un tren de pulsos de frecuencia variable, manteniendo constante el ciclo de trabajo. Las resistencias RA y RB se varfan simulténeamente utilizando un poter- cidmetro doble. - El ciclo de trabajo de la onda resultante es de aproximadamente 0%, SiRA y RB se mplementan ‘con un potenciémetro doble de 500K y CT es de 0.04 yi, el rango de frecuencias de oscilacién que puede obtenerse variard entre 40 Hz y 20 KHz,ola variable y ciclo fi + Veo Astable de fr Relojes con cireuitos integrados especializados Existen varios circuitos integrados, principalmente CMOS, que pueden operar como generadores de pulsos de reloj. Excluyendo el 555 y todas sus versiones, uno de los mas populares es el 40478, un’ multivibrador —astable/monoestable CMOS de bajo costo que estudiaremos en la proxima secci6n, Varios de los temporizadores estudiados al final de la lecci6n 16 pueden también programarse para operar como multivibradores astables. En la figura 328, por ejemplo, se muestra la forma de conectar el XR-2240 como reloj. La oscilacién se inicia aplicando un pulso de disparo al pin 11 (TRIGGER) y su frecuencia se calcula asf: ron ft 2eNXRTHCT En la formula anterior, N es la suma de los factores de ponderacién de las salidas seleccionadas. Expresando RT en KQ y Cen pF, la frecuencia resulta en KHz, Por ejemplo, st RTSIKM, Cr-0.02 HF y se conectan las salidas 2T y 16T a la resistencia de pull-up RL, entonces N=2+16=18. Por tanto: f (KHz) =1(2x18x1x0.02) = 1.4 KHz Las oscilaciones se pueden cancelar en cualquier momento aplicando un pulso positivo a la entrada de reset (pin 10). La salida Q permanecerd alta hasta que se aplique un nuevo pulso de disparo. Para iniciar automaticamente las oscilaciones tan pronto se conecte la fuente de alimentaci6n, la entrada TRG debe conectarse a la salida del regulador (pin 15), En 1a figura 329 se muestra un reloj a cristal de miltiples salidas basado en el cireuito integrado 4060B. Este chip, que analizaremos més detenida- mente en la leccién 24, contiene un oscilador CMOS, el cual maneja un contador binario de 14 tapas. La frecuencia de Ia sefial obtenida en cada salida se evalia como sigue: FN=Fo/2N Re * QNATCT Fig. 928 Al if Contador binario de 3 8 8 5 8 8 &. g g 6 2 8 8 En la expresiGn anterior, FO es la frecuencia del cristal y Nel ntimero de la salida de la cual se toma la sefial. Por ejemplo, si se utiliza un cristal de 32.768 KHz, la frecuencia de la sefial disponible en Ia salida Q8 (pin 14, N=8) sera: CEKIL- Curso prictico de electrénica digital 205F 8 (KHz] = 32.768/28 = 32.768/256 F8 (KHz) = 0.128 KHz Fs = 128 Hz Observe que, aungue se trata de un contador de 14 etapas, no estin disponibles las salidas Qu, Q2, Q@ 11. Las oscilaciones se pueden cancelar en cualquier instante aplicando un nivel alto a la entrada de reset (pin 12). El 4060B puede trabajar ‘con tensiones de alimentaci6n desde 1V hasta 15V y frecuencias hasta de 10 MHz. En lugar de un cristal, puede también utilizarse un circuito RC, como se muestra en la figura 330. La resistencia R2 hace la frecuencia independiente de las variaciones en Ia fuente de alimentacién. La frecuencia fundamental de oscilacién depende de los valores de Ri y C, y se evaliia mediante la siguiente formula: 1 fea oeeiaek aoe) 2.2xRIKC Reloj de multiples salidas RC. con 4060 R2=10Rt Rt+50K;C>1000pF |I0= S>5AaG. Para que la expresién anterior sea vilida, R2 debe ser diez veces mayor que R1 (R2=10R!). El valor de Ri debe ser superior a 50 KQy y el de C superior a 1000 pF. Por ejemplo, si RI=68KQ y C=0.01 UF, entonces R2=10R1 = 680 KQ. Por tanto: Fo (KHz}= 1/(2.2x68x0.01) = 6.6845 KHz Bajo estas condiciones, la frecuencia de la sefal obtenida en la salida Qé (pin 7, N=4) sera: Fa{KHz) = FO/2N = 6.6845/24 = 6.6845/16 F4=0.42 KHz = 420 Hz 206 El circuito integrado 4047B El 4047B (figura 331) es un dispositive CMOS muy versdtil que puede programarse para operar como multivibrador astable o como multivibrador monoestable redisparable o no redisparable, Enel modo monoestable, el disparo puede efectuar- se por flancos de subida o por flancos de bajada, Trabaja con ensiones de alimentacin entre 4.5V y 18V. El circuito integrado 4047B hg pA A.Diagramade bloques 14 Yoo En todos los casos, debe conectarse externamente un condensador entre los pines 1 (C) y 3 (R/C) y una resistencia entre los pines 2 (R) y 3 (R/C). El voltaje de alimentacién se aplica entre los pines 14 (VDD) y 7 (GND). Los otros terminales cumplen funciones especiales dependiendo del modo de ope- racién, En la figura 332 se indica la forma de utilizar el 4047B en el modo astable, es decir, como generador de pulsos de reloj. Este modo de operacién sehabilita situando un nivel alto en la entrada ASTA- BLE (pin 5) 0 un bajo en la entrada ASTABLE (pin 4). El circuito suministra tres seftales diferentes en las salidas Q (pin 10), Q (pin 11) y OSC (pin 13). ‘Astable basico con 40478 Las sefiales obtenidas en las salidas Q y Q son complementarias, es decir, mientras la una esté en el estado inestabie alfo, la otra esté en el estado inestable bajo y viceversa. La frecuencia de estas sefiales depende de los valores de R y C y se evaliia en forma aproximada asf: 1 foe aS Estas sefiales son simétieas, lo cual implica que tienen un ciclo de trabajo (D)' del 50%. La serial obtenida en la salida del oscilador intemo (pin 13) no es necesariamente simétrica y su frecuencia se evaltia mediante la siguiente formula aproximada: 1 fete ea (22x RxC) La disponibilidad de las entradas ASTABLE (pin. 5) y ASTABLE (pin 4) permiten utilizar el dispositi- Yo como un oscilador gatillado o controlado. Esta situacién se ilustra en la figura 333. Una alto en la linea ASTABLE habilita Ja oscilacién y un bajo la inhibe. La Ifnea ASTABLE opera en forma contraria, En la figura 334 se ilustran las formas de utilizar el 40478 como monoestable no redisparable. Para disparar el dispositivo por flancos de subida, ‘stables gatiliados con 40478 +VDD (V-18V) +VDD (sv-18V) la entrada TRG" (pin 6) debe hacerse baja y la sefial de disparo debe aplicarse a la entrada TRG* (pin 8). Para dispararlo por flancos de bajada, 1a entrada TRG* (pin 8) debe hacerse alta y la sefal de disparo debe aplicarse a la entrada TRG (pin 6). Wonoestables no redisparables con 4047B A.Disparoporfiancos _B. Disparoporflancos de bajada En la figura 335 se ilustra la forma de util 4047B como un multivibrador redisparable activado por flancos de subida. La seital de redisparo se aplica al pin 12 (RETRIGGER), Si esta entrada se mantiene alta todo cl tiempo o recibe un tren continuo de pulsos, el 4047B permanece redisparado indefinidamente. En todos los circuitos anteriores, se recomienda, utilizar un condensador no polarizado de bajas pér- CEKIT- Curso préctico de electronica digital 207‘Monoestable redisparable con 40478 [rns = 2.48C Fig. 335 didas. Para una mayor estabilidad, el valor de C debe ser superior a 100 pF en el modo astable y superior a 1000 pF en el modo monoestable. En ambos casos, el valor de R debe mantenerse entre 10KQy 1 MQ. CIRCUITOS DE APLICACION Lagama de circuitos que pueden implementarse con circuitos de reloj es muy amplia, Estudiaremos acontinuacién algunas aplicaciones bisicas y tiles con el fin de clarificar los conceptos expuestos. Des- cribiremos, entre otros, los siguientes proyectos: + Probador audible de continuidad * Generador de timbre momenténeo + Destellador luminoso para proteccién de torres + Control de velocidad de un motor DC por PWM. * Generador de reloj para microprocesador + Detector de luz y sombra + Generador sonoro de tres estados + Probador audible de temperatura Probador audible de continuidad Una onda cuadrada es un tono que si se amplifica puede ser escuchado y utilizado para sefalizar cualquier tipo de acciés, El 555 es ideal para generar tonos ubicados en la banda audible de 20 Hz hasta 20 KHz. En la figura 336 se presenta un oscilador astable que emite un tono audible cuando hay continuidad entre las puntas de prueba. La salida del oscilador se conecta a la base del transistor que hace las veces de amplificador de potencia. Este transistor trabaja en corte y saturacién segtin los estados del astable. Si la resistencia R1 no esta conectada al Vcc, porque no hay continuidad entre las puntas de’ prueba, el condensador no puede cargarse y, por tanto, no hay oscilacién ni tono audible. 208 Probador audible de continuidad (a1: 2N3904 c2 001 uF Cuando hay continuidad entre las puntas, el circuito se configura como el oscilador con 555 explicado anteriormente. El transistor amplifica, en corriente, ésta sefial para que el parlante emita el tono indicativo de continuidad. Generador de timbre momenténeo En algunas aplicaciones se requiere generar un tonoo timbre transitorio como respuesta ala accién deun pulsador o interruptor. Este tono se utiliza ampliamente en los sistemas de teclado para responder al usuario que se ha aceptado la activacién de una de las teclas. El circuito de la figura 337, construido alrededor de un astable con 555, genera una onda cuadrada audible, durante un lapso de tiempo, después de pulsar el interruptor $1. El circuito utiliza un amplificador de corriente con transistor y una red de temporizacién (Rd, RS y C2). Esta tiltirna mantiene en alto la seiial de reset dei 555 durante un corto tiempo. Generador de timbre momentaneoCuando se pulsa $1, se carga C2 y se desactiva la seftal de reset del 355. Al liberar S1, el condensador se descarga a través de S2, activando la se- jial de reset en bajo después de un tiempo. Cum- plido este lapso, la sefial audible desaparece. Circuito destellador luminoso para proteccién de torres La figura 338 muestra otra aplicaci6n de los circuitos astables 0 generadores de onda cuadrada. En esta ocasién, la oscilacién entre alto y bajo se emplea para que una sefial luminosa se active y desac- tive constantemente, El circuito de la figura 338 activa, por medio de optoacopladores y triacs, dos Jémparas de 110 V/1000 W con el fin de que’sean observadas desde distancias largas. Destellador tuminoso de potencia Es interesante observar, en el circuito, la forma de conectar los LED de los optotriacs sin recurrir a inversores para implementar el hecho de que cuando una Kimpara esti en ON la otra debe estar en Control de velocidad de un motor DC usando PWM Usualmente, la velocidad de un motor DC se controla por medio de una resistencia variable en serie con la armadura del motor. Esta resistencia asume una cafda de tensidn con ei fin de reducir el voltaje aplicado al motor y, asf, lograr cambiar la velocidad (figura 339). El método anterior tiene una desventaja seria: disipa potencia eléctrica en forma de calor en la resistencia, Este gasto de energia es considerable en sistemas alimentados con baterias 0 en sistemas por- tatiles que no pueden alojar transformadores de fuente de alimentacién voluminosos. Los circuitos de reloj ofrecen una solucién muy elegante al contro! de velocidad de motores D.C. Rcontrol de velocidad Motor Un multivibrador astable, de frecuencia constante, pero de ciclo de trabajo variable, utilizado como alimentacién de la armadura del motor, genera un voltaje DC variable que, al mismo tiempo, hace que la velocidad se pueda variar sin necesidad de recurrir a los antiguos métodos de alto consumo de potencia. En Ia figura 340 se tiene un circuito de control de velocidad de motor DC. El astable, de ciclo de trabajo variable, se usa para conmutar la fuente de alimentacién al motor entre Vee y 0 voltios. Cuando se desea que el motor gire a velocidad lenta, se programa al astable para que el ciclo de trabajo ten- 20 un tiempo de ON corto. Control de velocidad por PWM Para altas velocidades, el tiempo de ON debe ser mayor que el tiempo de OFF. La naturaleza in- ductiva del motor hace de filtro pasabajo yy extrae el valor promedio de la onda cuadrada resultante (figura 341), El sistema de control descrito se conoce, en la literatura técnica, con el nombre de Control por Modulacién de la Anchura de los Pulsos (PWM: Pulse Width Modulation). CERIT- Curso préctco de electronica digital 200Detector de luz y sombra ‘Veo (SV - 15V) Vi: Vottajo del motor Observe, también, que la implementacién de este tipo importante de estrategia se logra con un Circuito oscilador de ciclo de trabajo variable y frecuencia constante. Generador de reloj para microprocesador Unmicroprocesadores un sistema digital quere- quiere, entre otras cosas, una sincronizacion de tiempos muy exacta. Sin un método de reloj pre- iso, lacircuiteria del microprocesador es errética y los resultados de sus miiltiples aplicaciones serian poco confiables. En los microprovesadores se utiliza, como reloj, un oscilador astable implementado con compuertis TTL y controlado por cristal de cuarzo, La razén por a cual s¢ usan cicuitos TTL en lugar de CMOS, esque la frecuencia de Flo) de los microprocesadores es alta, por lo general 1 MHz, MHz, 12 MHz, etc. En la figura 342 se muestra un circuito de reloj para microprocesador tipico. El astable, conforma- do por los inversores TTL, oscila a la frecuencia del cristal 3.5795 MHz. Entre el astable y la entrada al microprocesador se coloca un multivibrador biestable 0 flip-flop (Ieccién 19) con el fin de dividir la frecuencia. La frecuencia resultante es de 1.79 MHz. Reloj para microprocesador de 1.79 MHz Farsta” 74LS04 Reloj dat microprocasador. ras 210 +: Al ampliicador de audio (Kit CEKIT K 14) Fig, 343 Detector de luz y de oscuridad El circuito de la figura 343, desarrollado alrededor de un astable con 555, opera como un detector de luz o de sombra, dependiendo de la posicisn del interruptor $1. Utiliza una fotocelda o LDR convencional de sulfuro de cadmio (CaS) como sensor de luz y un parlante para convertir los pulsos del astable en un tono audible. En condiciones de sombra, la resistencia de la LDR es alta. Si $1 estd en la posicién "LUZ", el pin 4 (RESET) del 555 recibe un bajo y no hay'pulsos de salida. Cuando incide luz, la resistencia de la LDR disminuye, el pin 4 del 555 recibe un alto, el oscilador se habilita y en el parlante se escucha un tono, indicando la presencia de luz. Con $1 en Ia posicién "SOMBRA" el circuito opera en forma contraria. La frecuencia del tono se puede modificar variando Ri, R2 6 Cl, Para obtener mayor volumen, puede acoplar la salida de pulsos (pin 3) a_un amplificador de audio, por ejem- lo, el fis CEKIT K14 ver figura 304, pina 89), Para detectar solo luz 0 soma, puede sup mir S1. A pesar de su simplicidad, este circuito tiene muchas aplicaciones titiles. Por ejemplo, puede servir como alarma para anunciar cudndo la puerta de una nevera est abierta 0 cuando un objeto o una persona interrumpe un rayo de luz, Con una interfa- cede potencia adecuada, puede iluminar una kimpara cuando cae la noche y apagarla cuando amanece. Generador sonoro de tres estados El circuito de 1a figura 344 utiliza las dos secciones de un circuito integrando 556 trabajandojenerador sonoro de tres estados como astables para generar tres sonidos diferentes: continuo, rasgado (burst) y modulado. El sonido d seado se elige mediante el interruptor $1 y su frecuencia se controla mediante el potenciémetro R1. El primer oscilador, formado por Ri, R2, Cl € ICI-A, produce un tren de pulsos de baja frecuencia, EI segundo, formado por R4, R5, C2 ¢ IC2-B, produce un tren 'de pulsos de alta frecuencia. La sa lida del primer astable (pin 5) controla la operacién del segundo. La salida de este tltimo (pin 9) impul- sa-el parlante, El potenciémetro R1 controla la frecuencia del primer astable. La frecuencia del segundo astable es fija y la determinan los valores de R4, RS y C2. El vyolumen del tono seleccionado puede mejorarse co nectando un amplificador de audio (kit CEKIT K14 similar) al pin 9. Con $1 en la posicién 1, el pin 1 queda conectado a la entrada de reset (pin 10) del segundo oscilador. Este iiltimo se conecta y desconecta al ritmo impuesto por el primer oscilador. En el parlante se escucha un tono rasgado, es decir un sonido que se repite peridicamente, a intervalos regulares, en forma de réfagas (burst). Con $1 en la posicién 2, el pin 5 queda al aire y el segundo oscilador opera libremente, entregan- do un iren de pulsos de frecuencia constante por el pin 9. En el parlante se escucha un tono continuo. Con $1 en la posicién 3, el pin 5 queda conectado a los pines 8 y 12. Las sefiales de los dos osciladores se mezclai y en el parlante se escucha tun tono mixto o modulado, es decir, un sonido de frecuencia variable. Al mover R1, la rapidez con la ccual se sucede la mezcla de ambos tonos varia. Probador audible de temperatura La figura 345 muestra el circuito de un probador audible de temperatura desarrollado alrededor de un multivibrador astable 4047B. E] sistema utiliza como sensor de temperatura un termistor en contacto térmico con el punto de medida. La frecuencia del tono escuchado en el parlante aumenta cuando au- ‘menta la temperatura y viceversa. Un termistor (figura 346) es un dispositivo semi- conductor cuya resistencia cambia con la temperatura. Existen dos clases generales de termistores: los PTC 0 de coeficiente positivo y los NTC o de Coeficiente negativo. Estos iltimos son los mas co- Probador audible de temperatura Amplificador de audio CEKIT- Curso préctico de electronica digital 244Simbolos Aspecto fisico munes, En ellos, la resistencia disminuye cuando aumenta la temperatura y viceversa, Los termistores se especifican generalmente por su resistencia nominal a 25 °C. En la tabla 17-3 se relacionan algunos valores tipicos de resistencia que adopta un termistor de 30 KQ en el rango de temperaturas comprendido entre -30° Cy 100 *C. Estos valores varian de acuerdo al fabricante. La frecuencia de salida del circuito de Ia figura 345 se evaliia mediante la siguiente formula: 1 1 Fei 22x (RA+AT)xC 22xRBxC En esta expresin, RT es la resistencia del termistor a la temperatura de trabajo. Por ejemplo, a OC, RT=95K; a 25°C, RT=30 KO; a 70° C, RtT~5.4 KQ; etc. Con los valores de RA, RB y C suministrados en la figura 345, a OC se escucharé un tono de 100 Hz, a 35°C uno de 215 Hz y a 70* Cuno de 440 Hz, aproximadamente. T: Temperatura de trabajo RT; Resistencia del termistor Tabla 17.3 Construccién del médulo légico sin rebote. Primera parte El méiulo 3 de nuestro entrenador digital (igura A21) es un circuito que suministra dos pulsos complementarios, libres de rebote, cuando se oprime el pulsador $1. incorporado. ‘Se utiliza para enerar manualmente sefiales de control dirigidas a ip-flops, contadores, registros, memorias, etc, El médulo incluye también un inversor auxiliar entre los pines #1 (A) y #2 (A), el cual puede utilizarse para complementar sefiales légicas externas. La tensién de alimentacién se aplica entre los pines 48 (+V) y #7 (GND), Normalmente, la salida Q (pin #6) es de nivel bajo y la salida 6 (pin #5) es de nivel alto. Cuan- do se oprime S1, Q se hace alta y Q se hace baja. Al liberar S1, Qy retornan a sus estados originales. La entrada INEXT (pin #4) permite eliminar el rebote de interruptores extemos. A partir de la proxima actividad iniciaremos el ensamble paso a paso de este médulo. 212Leceién 18 El PLL digital + Introduccién 1 Que es un PLL + Elcircuito integrado 4046B + Experimento N* 20. Operacién de un oscilador controlado por voltaje (VCO) . « Sistema PLL completo con 4046B. + CIRCUITOS DE APLICACION + Generadores de tonos + Detector de tonos + Sirena electronica + Sintetizador de frecuencia : a de pulsos de frecuencia modulada ) + Revolver espacial Introduccion El lazo de amarre de fase 0 PLL (Phase-Locked Loop) es un dispositivo digital exiremadamente ver- s4til que se utiliza para la generaci6n de seffales de pulsos y una gran variedad de aplicaciones de con- tol de frecuencia, Entre estas tltimas sobresalen las siguientes: Modulacién y demodulacién de frecuencia. + Decodificacion de tonos. + Multiplicacién de frecuencia, + Acondicionamiento de sefiales. + Sincronizacién de sefiales de reloj. + Sintetizacién de frecuencias. + Conversisn de voltaje a frecuen« + Control de velocidad de motores. En esta lecci6n estudiaremos Jos principios de coperacién del PLL digital, haciendo especial énfasis ¢en su utilizacién como oscilador controlado por voltaje 0 VCO. Analizaremos en detalle el circuito i tegrado 4046B, el més representativo de todos los, PLL’s digitales,y lo utilizaremos en varios circuitos de aplicacién, tanto bésicos como avanzados. Qué es un PLL Un lazo de amarre de fase o PLL (Phase-Locked Loop) es un sistema de control de frecuencia constituido por un comparador o detector de fase, un filtro pasabajos y un oscilador controlado por voltaje 0 VCO, interconectados como se indica en la figura_347. El sistema opera, en términos generales, como sigue: En condiciones normales, sin sefial de entrada, los voltaje de salida del comparador de fase (Ve) y del filtro pasa-bajos (Vd) son iguales a cero y él Convenciones trada, IN’ Entrada de seal Ve Sefal de error 2 Entrada de Vd Voltaja de control dol VCO comparacién Vo Seal de salida del VCO Fig. 247 CO oscila a una determinada frecuencia (Fo). Esta frecuencia se denomina frecuencia central y la determina, generalmente, un circuit RC extemo. Cuando se aplica una sefial de entrada, el comparador de fase compara la frecuencia de esta iltima (Fs) con la del VCO y genera un voltaje de salida cuya magnitud es proporcional a la diferencia de frecuencia entre las dos sefiales. Este voltaje se denomina voltaje de error y controla, a través del filtro pasabajo, la frecuencia del VCO. Como consecuencia de la existencia de un voltaje de error, se inicia un proceso de captura altamente complejo que tiene por objeto enganchar la frecuencia del VCO con la de la sefial de entrada, es decir, hacerlas iguales. Para que esto suceda, la frecuencia de la sefial de entrada debe estar dentro del rango de captura del PLL. El rango de captura es una banda de frecuencias alrededor de la frecuencia central del VCO dentro de la cual el PLL puede engancharse con una seftal de gnirada. Por ejemplo, si la frecuencia central del VCO es de 100 KHz y se aplica una sefial de entrada de 150 KHz, el VCO podré engancharse con esta iltima s6lo si el rango de captura del PLL es superior a +50 KHz, Una vez, enganchado un PLL, la frecuencia del VCO serd idéntica a la de la semtal de entrada y el voltaje de error serd igual a cero, Si, por alguna circunstancia, la frecuencia de entrada cambia, el VCO CEKIT- Curso pricico de electronica digital 213variard automiéticamente su frecuencia hasta conseguir el enganche, Esto serd posible mientras la nuc- va frecuencia se mantenga dentro del rango de enganche del PLL. El rango de enganche es una banda de fre- ‘cuencias alrededor de la frecuencia central del VCO dentro de la cual un PLL puede permanecer enganchado con una sefial de entrada previamente capturada. Por regla general, el rango de enganche es siempre mayor que el rango de captura. Si, por ejemplo, el VCO, operando a una fre- cuescia central d¢ 100 KHz, ha logrado engancharse con una sefial de 150 KHz y la frecuencia de esta Gltima cambia repentinamente a 250 KHz, el re- enganche con esta nueva frecuencia sélo podré ga- rantizarse si el PLL tiene un rango de enganche superior a +150 KHz. Una vez comprendido el principio de funcionamiento de un sistema PLL clisico, analizaremos, en la siguiente seccién, como opera un PLL digital. Tomaremos como ejemplo el circuito integrado 4046B, el més representativo de los PLLs digitales. El circuito integrado 4046B El 4046B es un PLL digital que contiene, en una misma cépsula DIP de 16 pines, dos comparadores de fase, un oscilador controlado por voltaje (VCO), un amplificador de entrada y un seguidor de voltaje. El primer comparador (PC1) se conoce también como detector de fase de bajo ruido y el segundo (PC2) como detector de fase de banda ancha. En la figura 348 se muestra el diagrama interno de bloques y la distribucién de pines de este im- orunte chip, identificado bao as referencias MC 4046B de Motorola y CD4046B de RCA y National, entre otros fabricantes. EI PLL 4046B puede operar con tensiones de ali- mentaci6n desde 3V hasta 18V y se caracteriza por su bajo consumo de potencia. Esta tltima es una consideracién importante en equipos operados por baterfa, El voltaje de alimentacion se aplica entre los pines 16 (Vpp) y 8 (Vss 0 GND). Los dos comparadores comparten las mismas If neas de entrada. La sefial de entrada se aplica en el pin 14 (SIGNAL IN) y la sefial de comparacién (proveniente del VCO 0 de un divisor de frecuencia extemo) se aplica al pin 3 (COMP IN). La salida del primer comparador es el pin 2 (PCI OUT) y la del segundo el pin 13 (PC2 OU). La disponibilidad de dos salidas de comparacién independientes permite que el usuario pueda seleccionar cualquier comparador para una aplicacion especffica. Lo tinico que tiene que hacer es conectar la lida del comparador elegido ala entrada del VCO a través de un filtro pasabajo. De este modo se configura un sistema PLL basico. PLL digital 4046B A Distribuciondepines PHASE PULSES Por OUT, v 5p comp in ZENER 0. OUT. QNAL IN INHIBIT Po2ouT B.Diagrama interno debloques Jyi— GND cra R2 a At 3] DEMOD OUT veo IN 10. pEMOD OUT SF. Seguidor de voltaje (source follower) & Amplticador de entradaEl primer comparador (PC1) es, simplemente, una compuerta OR exclusiva. Se caracteriza por st alta inmunidad al ruido, pero requiere de seftales de entrada simétricas para obtener un buen rango de captura, Ademés, tiende a engancharse con seftales de entrada cuya frecuencia es un miltiplo entero de Ja frecuencia central del VCO. Por ejemplo, si la frecuencia central del VCO es F0=100 KHz, el comparador PCI tender a engancharse con sefiales de entrada de 100 KHz, 200 KHz, 300 KHz, y asf sucesivamente, Estas frecuencias se denominan arménicas. Sin sefial de entrada, este comparador suministra un voltaje promedio de salida igual a VDD/2. El segundo comparador (PC2), realizado a base de ‘ipdors y, compuertas de control, es més sus- ceptible al ruido pero tiene un rango de captura mucho mis amplio, acepta sefiales de entrada asi- métricas, por ejemplo, pulsos muy estrechos, y no presenta’ el problema arménico del primer comparador. Por estas razones, es el mds utilizado. Este comparador entrega en su salida (pin 13) un nivel alto cuando la frecuencia de entrada es més alta que la del VCO y un nivel bajo en el caso contrario. Si las dos sefiales tienen la misma frecuencia y la misma fase, la salida de control PHASE PULSES (pulsos de fase, pin 1) se hace alta, Esta in- formacién se puéde utilizar para indicar a los circuitos externos que el PLL esté enganchado, Por cuestiones précticas, la entrada de los compa- adores de fase (COMP IN, pin 3) debe ser manejada por una sefial digital répida y bien definida, El amplificador interno conectado a ese punto no opera eficientemente cuando recibe seffales de entrada muy lentas 0 con niveles altos y bajos de voltajes muy alejados de VDD y OV, respectivamente, Recuerde que en CMOS, un nivel bajo corresponde a un voltaje entre OV'y el 30% del voltaje de alimentacién (VDD) y un riivel alto a un voltaje entre el 70% de VDD y el 100% de VDD. Una sefial de entrada por fuera de estos rangos afecta la sensibilidad del sistema e introduce ruido, Una solucién al problema de disponer de pulsos de baja amplitud es utilizar una resistencia de pull- de 10 KO entre el pin 3 y +VDD para levantar el nivel alto de la sefial de entrada, Esta iiltima se wuede acoplar al pin 3 través de un condensador de .1 LF. Si la seftal de entrada es muy lenta, debe acondicionarse previamente utilizando, por ‘ejemplo, una compuerta Schmitt-rrigger. El VCO produce en el pin 4 (VCO OUT) una onda cuadrada simétrica cuya frecuencia depende de un voltaje de control aplicado al pin 9 (VCO IN) y de los valores de un condensador y de dos resistores externos conectados a los pines 6 (C1A), 7 (CIB), 11 (Ri) y 12 (R2). La operacién del VCO se puede inhibir aplicando un alto al pin 5 (INHIBIT). La sefial de entrada del VCO se puede monitorear en el pin 10 (DEMOD OUT), es decir, a la salida del buffer 0 seguidor de voltae intemo. El propésito de esta etapa es permitir que el filtro pasabajo externo pueda manejar amplificadores y otros circuitos sin Cargarse excesivamente. Se utiliza especfficamente en aplicaciones de demodulacién de frecuencia, La salida del VCO (pin 4) se puede conectar direc tamente a la entrada de los comparadore’s de fase (pin 3) 0a través de un divisor de frecuencia, como se muestra en la figura 349. El filtro pasabajo se im- plementa externamente mediante un circuito RC conectado entre la salida del comparador (pin 2 6 13) y la entrada del VCO (pin 9). Sistema PLL con divisor de frecuencia Sohal do entrada Sohal de salida Fout = FinxN Finalmente, el PLL 4046B pose internamente un diodo Zener de 5.2V/50 WA conectado entre el pin 15 (ZENER) y tierra, Este dispositivo se destina para aplicaciones de regulacién de voltaje y su uso es opcional. Antes de analizar cémo opera un sistema PLL digital completo con 4046B, es importante que nos familiaricemos con la forma como tabaja el oscilador controlado por voltaje (VCO) interno. En el siguiente experimento exploraremos intuitivamente este concepto, construyendo un generador audible de voltaje a frecuencia, El VCO del 4046B es una de las versiones mas econdmicas, versétiles y eficientes de este tipo de circuitos disponible actualmente, Ademis de ciertas ccaracteristicas intrinsecas (por ejemplo, una muy alta impedancia de entrada), puede operar por enci- made 1 MHz y engancharse con frecuencias de entrada en un rarigo de 106 a 1 (un millén a uno). CEKIT- Curso practico de electronica digital 215Peg ASHI Operaci6n de un oscilador controlado por voltaje (VCO) Objetivos + Analizar la operacién del VCO interno del PLL 4046B construyendo un sencillo convertidor audible de voltaje a frecuencia, + Aprender a calcular las frecuencias mfnima, central y maxima de trabajo del VCO. + Familiarizarse con la utilizacién del PLL 4046B. Materiales necesarios 1 Circuito integrado 4046B (PLL digital). IC1 1 Condensador de 0.01 UF (103). CT 1 Potencidmetro de 1 MQ. RP. 1 Potenciémetro de 100 KQ. R1. 1 Resistencia de 1 KQ. RB. 1 Resistencia de 10 K. Rs. 2 Transistores 2N3904. Q1, Q2. 1 Parlante de 8 £2/0.25 W. SP1 1 Pila alcalina de 9V con conector. VDD. 1 Protoboard. 1 Amplificador de audio (kit CEKIT K14). Opcional Puentes de alambre telefnico #22 6 #24, Aspectos practicos previos. El VCO del PLL 40468 Un oscilador controlado por voltaje 0 VCO (figura E33) es un circuito que produce una sefial de sa lida, generalmente una onda cusdrada, cuya fre~ cuencia es proporcional al valor de un voitaje de CC aplicado en su entrada de control. Es decir, un VCO esun convertidor de voltaje a frecuencia. En condiciones normales, un VCO opera a una frecuencia especifica, llamada frecuencia central Oscilador controlado por voltaje Frecuencia de salida (Fo), cuyo valor Jo establecen una red RC externa y un voltaje de control tomado como referencia. Este iltimo, en el caso del VCO del PLL 4046B, es igual a la mitad de! voltaje de alimentacién (VDD/2). En la figura E34 se muestra la forma de utilizar el PLL 4046B como oscilador controlado por voltaj La tensién de alimentacién (3V a 18V) se aplica er tre los pines 16 (VDD) y 8 (GND). La entrada de control es el pin 9 (VCO IN) y la salida de sefial es el pin 4 (VCO OUT), El uso de la resistencia R2 es opcional, como se explicaré més adelante, VCO con PLL 4046B fe contro! co Seal de salida El pin 5 (INHIBIT) acta como linea digital de in- hibicién, Cuando esta entrada es baja (0), el VCO opera en forma normal, es decir, entrega una sefial en la salida (OUT, pin'4). Cuando la linea de in- hibicién es alta (1), el VCO se inhibe y la salida es un nivel bajo permanente. La linea de inhibicién se utiliza, principalmente, para reducir el consumo de potencia del chip en Condiciones de reposo (stand-by), El consumo de potencia del PLL 4046B depende fundamentalmen- te de la frecuencia del VCO. A 10 KHz, por ejemplo, este consumo es del orden de 600 uW. Con la linea de inhibicion activa, el consumo es minimo. El voltaje de control se aplica al pin 9 (VCOIN) y puede variar desde OV (GND) hasta el valor de la fuente de alimentacién (VDD). En el primer caso, 1a frecuencia de la sefial de salida obtenida en el pin 4 (VCO OUT) es minima y en el segundo es méxima. Las frecuencias méxima y minima de operacién dei ‘VCO se evaliian mediante las siguientes férmulas:= R2(C1+32 pF) 1 tmx =___1_. Rit (C1 +32pF) En estas expresiones, fmin es la frecuencia del VCO cuando el voltaje de contro! aplicado al pin 9 es igual a OV y fmax la frecuencia del mismo cuando este voltaje es igual al valor de la fuente de alimentacién (VDD). Para que el VCO opere adecuadamente, los valores de Ri y R2 deben estar entre 10K y 1 My el de Cl entre 100 pF y 0.01 uF. Por ejemplo, si C1=0.001 uF (1000 pF), RI=100 KQ.y R2 = 1 MQ, entonces: Fmnin = 1/(1x106x(0.001x10-6432x10-12)) Frnin = 970 Hz Findx = 1/(100x103x(0.001x10-+32x10-12)) +970 Fynix = 11 KHz. Por tanto, con los valores de componentes dados, la frecuencia del VCO se puede variar entre 970 Hz y 11 KHz, aproximadamente. Si se elimina R2 y se Geja el pin 12 al aire (R2=%, infinita), la frecuencia minima es précticamente igual a 0 Hz y la méxima a 9.7 KHz, Es decir: tmin= oz 1 1 (C1 +32 pF) Estas formulas, y las anteriores, no deben considerarse como reglas absolutas, sino como apro- ximaciones a los valores reales. Los valores exactos de Ri y R2 necesarios para cumplir determina- dos requisitos de disefio deben encontrarse experimentalmente, utilizando potencimetros, y pueden llegar a ser hasta 4 veces superiores o inferiores a los calculados. El VCO del 4046B opera a la frecuencia central (Fo) cuando el voltaje de control pelicadn al pin 9 es igual a VDD/2 y se calcula, en forma aproximada, mediante la siguiente formula: Fon Améx {min Continuando con nuestro ejemplo, fmax=11 KHz y fin = 970 Hz, Por tanto: Fo = (970 + 11x103)/2 = 5985 Hz = 6 KHz Si R2=00 (pin 12 desconectado), la frecuencia cen- tal serd, simplemente, la mitad de la frecuencia mé- xima. Es decir: La resistencia R2 se denomina resistencia de offset y se utiliza cuando se desea desplazar la frecuencia mfnima del VCO a un valor por encima de 0 Hz. Su uso, por tanto, es opeional. Otra caracterfstica importante del VCO del PLL 4046B es su extremadamente alta impedancia de entrada, la cual es del orden de 10!2 © (jun millén de MQ). Esto permite que el pin 9 pueda ser controlado ‘por sefiales débiles, es decir, por fuentes de alta impedancia, por ejemplo, una fotocelda. Para monitorear externamente el voltaje de control, y no cargar la fuente de sefial, el VCO del 4046B posee un seguidor de voltaje 0 buffer conectado entre los pines 9 (VCO IN) y 10 (DEMOD OUT) del chip. Este cireuito amplifica la capacidad de corriente de la sefial de control. Se utiliza principalmente en demodulaci6n de frecuencia. Deseripcién del cireuito de prueba En la figura E35 se muestra el circuito de prueba que vamos a utilizar en este experimento para ana- Iizar la operacién del VCO del PLL 4046B. Obser- ve que no se utiliza 1a resistencia R2 (pin 12 libre) y que la entrada de inhibicién (pin 5) est4 puesta a tierra, es decir, tiene aplicado un nivel bajo. Por tanto, el VCO esté permanentemente habilitado. El potenciémetro RP actiia como divisor de ten- sin y su funci6n es suministrar cualquier voltaje de control entre OV y 9V al pin 9, El rango de frecuencias que puede obtenerse con este circuito se extiende desde unos pocos Hz hasta =15 KHz, La frecuencia central es ajustable entre 2 KHz y 9 KHz. El potenciémetro R1 permite variar la frecuencia del VCO para un determinado voltaje de control. La resistencia RB y Tos tansistores QU y Q2 conf guran un amplificador tipo darlingron cuya funcién € convertir los pulsos de salida del VCO en una se~ fial audible. Para obtener un mayor volumen, este circuito puede sustituirse por el kit CEKIT K14 (ver pagina 189) o un amplificador de audio similar. CEKIT- Curso practico de electronica digital 217Circuito de prueba del VCO ‘DD ter VCOIN 40468 INH_GND__At 10k ‘Osciladorcontroladoporvoltaje( VCO) Procedimiento Paso 1. Amme cuidadosamente sobre el protoboard el circuito de la figura E35, observando todas las Breeauciones de ‘manipulacion de dlspostvos (OS. Al terminar el montaje, site los potencid- metros Ri y RP en sus posiciones medias y mér- quelas, para tenerlas como referencia. Paso 2. Conecte la fuente de alimentacién. Deberd escuchar un tono caracteristico. Situé RP en su po- sicién mfnima y muévalo lentamente hasta su po- sicién maxima con el fin de variar el voltaje de control desde OV hasta 9V. Notaré que la frecuencia de los tonos se incrementa paulatinamente, es decir, estos se hacen cada vez mds agudos. De este modo hemos comprobado que la frecuencia del VCO depende del voltaje aplicado a la entrada de control, Lleve nuevamente RP a su po- sicién media. Paso 3. Sitée R1 en su posicién méxima (100 KQ) y muévalo lentamente hasta su posicién minima (0 Q). Notaré que la frecuencia de los tonos también se incrementa, siendo graves al comienzo y agudos al final. Deeste modo, hemos comprobado que la frecuencia del VCO depende del valor de los componentes extemos, Variando simulténeamente RP y RI, ob- tendré efectos sonoros muy interesantes. Rae 218 cA Pt Sa } at.ce 2no08 (2 Transistores NEN \Pyens008 veoour| crs! ‘Ampitticador deaudio em " 10) PLLalgita 40468 Potenciémerros Pp.A Fig. £35 Sistema PLL completo con 4046B En la figura 350 se muestra Ta estructura de un sistema PLL completo construido alrededor del circuito integrado 4046B. Externamente, el circuito requiere de un contador/divisor de frecuencia (+N), instalado entre la salida del VCO (pin 4) y la entra: a del comparador de fase (pin 3), y de un filtro pasabajos, conectado entre la salida del comparador de fase (pin 2.6 13) y la entrada del VCO (pin 9). En condiciones normales, sin sefial de entrada, 1 VCO trabajaa una frecuencia central (Fo) espect- fica y en la entrada del comparador (pin 3) se obtiene una sefial cuya frecuencia es Fo/N, siendo N el factor de divisién del contador. Por ejemplo, si la frecuencia del VCO es 10 KHz y N=128, en la salida del contador obtendremos una sefial de =78 Hz. Cuando se aplica una sefial de entrada al pin 14 (SIGNAL IN) y el PLL se engancha, la frecuencia de salida del contador (pin 3) se hace igual a la fre- uencia de entrada (FIN). Esto implica que la nueva frecuencia de salida del VCO (pin 4) es yor que la frecuencia de entrada, Es decir: veces ma- Fou’ x FIN Por ejemplo, si la frecuencia de entrada es 5 KHz y N=128, la frecuencia del VCO, en condiciones de enganche, debe ser, igual a 5x128=640in sistema PLL completo con 4046B Contedor/Divisor porNexterno +N KHz. De este modo, la sefial de salida del contador tendré la misma frecuencia de la de entrada (5 KHz). Si se utiliza la salida del comparador de bajo ruido (pin 2), estas dos sefiales diferirdn tinicamente en su fase. Si se utiliza la salida del comparador de banda ancha (pin 13), la sefial de entrada y la suministrada por el contador serdn idénticas, tanto en frecuencia como en fase. Este comparador, a pesar de ser menos inmune al ruido que el anterior, es el que se emplea en la mayoria de los casos, especialmente por aceptar sefiales asimétricas y por tener un rango de captura més extenso. E| filtro pasabajo conectado a la salida del comparador de fase suministra el voltaje de control ne- ‘cesario para que el VCO se enganche, a través del contador, con la sefial de entrada, Sin’sefial de entrada, el filtro suministra un voltaje de control igual a VDD/2, causando que el VCO oscile a la frecuencia central (Fo). Esto sucede cuando se utiliza el comparador de bajo ruido (pin 2). Si se emplea el comparador de banda ancha (pin 13), el filtro entregar4, sin sefial de entrada, un voltaje de control igual a OV, el cual causa que el VCO oscile a la frecuencia mfnima (Fmin). El filtro pasabajos es una parte esencial de todo PLL y es el que determina la velocidad con la cual el sistema puede seguir o rastrear los cambios en la frecuencia de entrada. Ademés, influye marcada- mente en el rango de captura y evita que la opera- Yoo sins ga |: Circuitos internos del 40468 D2: circuitos externos Fig. 950 cidn normal del PLL pueda ser afectada por picos de ruido. En la figura 351 se muestran las dos configuraciones més comunes de filtros pasabajos utilizadas en sistemas PLL con 4046B. El circuito A se utiliza cuando la sefial de entrada toma valores dentro de una banda muy estrecha de frecuencias y el B cuando lo hace dentro de una banda muy amplia. Filtros pasabajos para PLL 40468 A.Flltro LAG B.FiltroLEAD Ra RS 0 Entrada Salida Entrada (gin26 19) (in8) (pin2613) pg oo La presencia de Ré evita que el PLL oscile y no responda a los cambios de frecuencias de la sefial de entrada. Tipicamente, R3=470 KO, Ré=47 KQ (una décima parte del valor de R3) y C1=0.1 uF. Estos valores deben tomarse s6lo como referencia, El valor de R4 puede fluctuar entre 47 KQ y 156 KA (la tervera parte del valor de R3). CEKIT- Curso préctico de electrénica digital 219El rango de enganche del sistema PLL de la figura 350 se designa como AFL (ledse “delta efe ele") y define la banda de frecuencias dentro de la cual el PLL se puede mantener enganchado con una sefial de entrada previamente capturada. El valor de APL no depende del tipo de comparador utilizado ni de las caracteristicas del filtro. Se evaliia mediante la siguiente formula: En esta expresién, Fmax es Ia frecuencia mé- xima de operaci6n del VCO, Fmin la frecuencia minima del mismo y N el factor de division de frecuencia del contador. El PLL se puede mantener enganchado con frecuencias de entrada comprendidas entre (Fo/N)-AFL y (Fo/N)+AFL, siendo Fo la frecuencia central del VCO. Por ejemplo, si Fo=50.05 KHz, Fmin=100 Hz, Fméx=100 KHz y N=10, el rango de enganche serd, entonces: APL = + (100x103-100)/(2x10) = 4995 Hz Este resultado implica que el PLL se puede mantener enganchado con la sefial de entrada mientras la frecuencia de esta tiltima se mantenga dentro de la banda de 10 Hz a 10 KHz. Estos limites son iguales, respectivamente, a la décima parte (1/10) de las frecuencias minima y mdxima del VCO El rango de captura del mismo sistema se Gesigna como AF (ease delta efe ce" y define Ia banda de frecuencias dentro de la cual el PLL puede rastrear y capturar una sefial de entrada hasta engancharse con ella, El valor de AFc depende del tipo de comparador utilizado y de las caracteristicas el filtro pasabajos. Si se utilizan el comparador de bajo ruido (PC1, jn 2) y 1a configuracién de filtro pasabajos de la Figura 351-A, elrango de captura se puede calcular, en forma aproximada, mediante la siguiente formula: aFe= + 220 En esta expresién, m (pi) es una constante mate- mética, aproximadamente igual a 3.1416, AFL rango de enganche del PLL, N el factor'de divi del contador y R3C2 la constante de tiempo del filtro pasabajos. Por ejemplo, si Fmin=0 Hz, Fméx=30300 Hz, Fo=15150 Hz, R3=100 KQ, C2=0.001 uF y N =1 (un puente ene los pins 4'y 3), entonees AFL+Fo =15900 Hz y AFe = #4910 Hz. Este resultado implica que el PLL puede capturar, inicialmente, sefiales cuya frecuencia esté entre 10240 Hz (=Fo-AFe) y 20060 Hz (=FotAFc). Una vez capturada la sefial dentro de este rango, el PLL se mantendré enganchado con la misma, incluso si su fecuenciase sale delrango de captura, pero pe manece dentro del rango de enganche, es decir, entre 0 y 30300 Hz. Si se utilizan el comparador de banda ancha (PC2, pin 13) y cusiguiera de as confguraciones de filtros pasabajos de la figura 351, el rango de ‘captura sera igual al rango de enganche. Es decir: Por tanto, con este comparador, el PLL podré capturar y mantenerse enganchado con cualquier frecuencia comprendida dentro del rango de opera- cién del VCO. El sistema PLL de la figura 350 incluye también un seguidor de voltaje conectado a la entrada del VCO (pin 4). Como se mencioné en una anterior oportunidad, este circuito se utiliza cuando se necesita monitorear o disponer de la sefial de control del VCO sin cargar la fuente de la misma. Sieste es el caso, la salida del seguidor (pin 10) debe conectarse a tierra a través de una resistencia de carga (RL) de 10 KQ o mayor. Si no se utiliza esta funcién, el pin 10 debe dejarse libre. El seguidor de volige se emples, principalmente, para aplicaciones de demodulacién de frecuencia, Tanto el VCO como el seguidor comparten una Iinea comin de inhibicién (pin 5). Cuando esta entrada es alta, el VCO no oscila y la salida del seguidor (pin 10) adopta el estado Hi-z 0 de alta impedancia, es decir, se comporta como un circuito abier- to, Normalmente, esta Iinea debe ser baja, En la figura 352 se muestra un sencillo circuito que detecta cuando el sistema de la figura 350 esta enganchado, En condiciones de enganche, el LED 1 se apaga. Cuando el PLL esté desenganchado, elLED D1 se ilumina o parpadea. El LED 2 opera en forma contraria, Esta informacién puede utilizarse, por ejemplo, para saber siel PLL esté trabajando correctamente. Indicador de enganche de PLL +Vop- (av-5v) Alpin + (PHASE) Alpin2613 1NO14 (PcouT) PLL desengenchado LED2: ON PLL enganchado Fig. 352 || Los PLL con divisores de frecuencia se utilizan en una gran variedad de aplicaciones, incluyendo sintetizadores de frecuencia y generadores de sefiales. Son particularmente importantes en ciertos sistemas de comunicaciones, por ejemplo, radios de banda ciudadana (CB) y otros equipos que operan con varios canales. Para una mayor informacién sobre el uso de PLL's en sistemas de comunicaciones, remitimos al lector al Curso de Radio AM, FM, Banda Ciuda- dana y Radioaficién, editado por CEKIT. CIRCUITOS DE APLICACION Después de estudiar los principios de operacién del PLL digital y de estar familiarizados con los pardmetrosmasimportantes que caracterizan su fun- Cionamiento, presentaremos a continuacién varios Circuitos practicos de aplicacién, los cuales nos per- mitiin afianzar los conocimientos adquiridos y apreciar el poder de este interesante dispositivo. Entre los proyectos deseritos figuran varios tipos de osciladores controlados por voltaje (VCO) Que generan tonos audibles, un detector de tonos, una sirena electrénica, un sintetizador de frecuencia, un generador de frecuencia modulada (FM) y un revlver espacial o fasor. Este tiltimo genera sonidos tipo "Guerra de las Galaxias". Todos utilizan el PLL digital 4046B. Generadores de tonos con VCO + B.DeOHza2KHz Ds 1 1NS148 164 6 40868 CEKIT: Curso préctico de electronica digial 221Generadores de tonos En la figura 353 se muestran varias formas de utilizar el VCO del 4046B como generador de tonos, En todos ios casos, Ia salida del VCO (pin 4) estd conectada a la entrada de los comparadores de fase (pin 3) para evitar que éstososcileny degraden la senal de salida, La linea de inhibicién (pin 5), puesta a tierra, mantiene siempre habilitado el VCO, El circuito de la figura 353-A ilustra Ja forma mis simple de utilizar el VCO del 4046B. La entrada de control (pin 9) esté conectada a +9V. Por tanto, el VCO siempre opera a la frecuencia méxi- ma. Esta tiltima se puede variar entre 200 Hz y 2 KHz, aproximadamente, ajustando R2. El circuito de la figura 353-B proporciona tonos de frecuencia variable entre 0 Hz y =2 KHz. La frecuencia mdxima la determinan RTy C1 y la minima la establece R2. El control de frecuencia se realiza mediante el potenciémetro R3. Los diodos Di y D2 limitan el voltaje aplicado al pin 9 entre =0.7V y 9.3 V para compensar la histéresis de R3. El circuito de la figura 353-C proporciona tonos de frecuencia variable entre 60 Hz y 2 KHz. La frecuencia minima la establecen R2 y Cl y la maxima la fijan C1, Ri y R2. Seleccionando adecuadamente Ri y R2, el rango de frecuencias de salida se puede extender desde 6 Fiz hasta mds de 1 MHz. El circuito de la figura 353-D genera dos set les de frecuencia variable complementarias. Este po de funcionamiento se obtiene conectando la sa dadel VCO alla entrada del comparador de bajo ruido (pin 3) y haciendo alta la entrada de seiial (pin 14). La sefial de salida en fase (QUT 1) se obtiene del pin 4 y la sefial complementaria 0 en oposicién de fase (OUT 2) del pin 2 (salida del comparador), Todas las sefiales generadas por los cireuitos anteriores se pueden convertiren tonos audiblesconec- tando un amplificador de audio (por ejemplo, el kit CEKIT K14) a la salida del VCO (pin 4). Recuerde que la banda de frecuencias percepti- bles por el ofdo humano se extiende desde 20 Hz hasta 20 KHz, aproximadamente, Las frecuencias superiores a 20 KHz se denominan supersdnicas y son captadas por otras especies vivas como Toe dores, animales domésticos y plagas. Las frecuencias inferiores a 20 Hz se dénominan subsénicas y son de gran interés cientifico, Una aplicacién muy interesante de los osciladores supers6nicos es como repelentes electrénicos de insectos y plagas. En este sentido, reemplazan los Tepelentes quimicos. Una frecuencia tipica de operacidn de este tipo de circuitos es 40 KHz, 222 Detector de tonos FSK Una de las formas més comunes de transmitir in- formacién digital es desplazando la frecuencia de una sefial de alta frecuencia entre dos valores muy proximos, de acuerdo al patrén de I's y 0's que est siendo enviado. Este método de transmision de datos se denomina llaveado por desplazamiento de frecuencia 0 FSK (frequency-shift keying). El proceso de recuperar el patrén original de 1's O's trasmitido se denomina deteccién 0 demodu- lacidn y se puede realizar ficilmente en la prictica utilizarido un PLL. En la figura 354, por ejemplo, se muestra un circuito que detecta tonos de 1200 Hz (0's) y de 2400 Haz (I's) con un PLL 40468. Detector de tonos FSK A,B, C:4001B €2:0.01 pF (C4; 0.05 pF Observe que se utiliza el circuito indicador de enganche de la figura 352. Cuando la sefial de entrada aplicada al pin 14 del 4046 (ICI) es de 1200 Hz, en la salida de la compuerta B (pin 4 de IC2) se obtiene un nivel bajo (0) y cuando es de 2400 Hz se obtiene un alto (1). La Salida de la compuerta C (pin 9) opera en forma contraria, El filtro pasabajo, constituide por R1, R2 y C3, establece un rango de captura de + 300 Hz alrededor de la frecuencia central del VCO (2400 Hz). Cualquier sefial de entrada inferior a 2100 Hz 0 superior a 2700 Hz no es detectada, El circuito se puede adaptar para otros rangos de frecuencia modi- ficando los valores de R3, Ré y C2.Sirena electrénica El circuito de la figura 355 produce un sonido de sirena similar al emitido por ambulancias, patru- lias de policia, carros de bomberos, etc. Cuando S1 se cierra, C1 se carga a través de Ri y la frecuencia del VCO comienza a aumentar desde 0 Hz hasta suv valor maximo (~10 KHz). Este tiltimo lo determinan R4, RS y C2. Sirena electronica Nota: Cuando use D1, R7: 09.0 Jabra esta conoxién ©3:1000 uF 1: 2N2202 Ri, Ra: 47k RS: 10M D1: 1Na148 Cuando $1 se abre, C1 se descarga lentamente a través de R3 y la frecuencia comienza a descender. La salida del VCO (pin 4) se acopla al parlante a través del amplificador constituido por C4 y el transistor Ql. La resistencia R2 y el diodo Di son op- cionales y se utilizan para obtener un efecto de sirena mis sostenido. Sintetizador de frecuencia En la figura 356 se ilustra la forma de utilizar un sistema PLL completo con 4046B como sintetizador de frecuencia. El circuito utiliza un oscilador a cristal CMOS para suministrar una frecuencia de re~ ferencia de 1 KHz a la entrada de seftal del compa- tador de fase (pin 14) y un contador 4017B como divisor de frecuencia entre la salida del VCO (pin 4) y la otra entrada del comparador (pin 3). La salida del comparador de fase (pin 13) esta conectada a la entrada del VCO (pin 9) a través del filtro pasabajos constituido por Ré, RS y C3. El circuito proporciona frecuencias de salida miitiplos de 1 KHz, desde 1 KHz hasta 9 KHz, dependiendo ‘Sintetizador de frecuencias Base de tiempo acristal pasabajos Comparadorde fase + 3 8 s Divisor por 4710 1560-11 de Ia salida del 4017B seleccionada. Este chip seré analizado en detalle en Ia leccién 25. Por ejemplo, si se conecta la salida marcada "x6" (pin 5 del 4017B) a la entrada del comparador (pin 3), en el punto comiin de unién de la salida del VCO y Ia entrada del contador (pin 14 del 4017B) obtendremos una onda cuadrada de 6 KHz, es decir, seis (6) veces la frecuencia de la sefial de referencia aplicada a la entrada del PLL (pin 14). Utilizando contadores programables en cascada se pueden obtener sintetizadores de un rango més amplio, por ejemplo, desde 10 Hz hasta 1 MHz. Los contadores programables se estudian en Ia lec- cién 26. Para aplicaciones en las cuales la precisin no es un factor eritico, el oscilador a cristal puede reemplazarse por unosciladorconvencional (verlec~ cién 17), CEKIP: Curso présice de lectrinicadigial 223idulador de frecuencis ‘mpticador Generador de pulsos de frecuencia modulada (FM) Uno de los métodos més populares de transmi- tirinformacién audible (por ejemplo la voz humana) por técnicas digitales es variar la frecuencia de un tren de pulsos de alta frecuencia de acuerdo a las variaciones de voltaje de la sefial que se desea enviar. Este método se denomina modulacidn de frecuencia OFM (frequency modulation), En la figura 357 se muestra el circuito de un sencillo transmisor de FM que utiliza el VCO de un PLL 4046B para este propdsito. La sefial de entrada (audio), proveniente, por ejemplo, de_un micrs- fono, se amplifica y se aplica a la entrada del VCO (pin 9), Sin sefial de audio, esta iiltima recibe del amplificador (IC2) un nivel de 4.5 V y el VCO oscila a una frecuencia central (Fo) de 300 KHz Cuando se aplica una sefial de audio, el voltaje de entrada del VCO cambia de acuerdo a las variaciones de amplitud de la misma. Sila sefial de entrada aumenta, el voltaje de control disminuye y viceversa, En el primer caso, disminuye la frecuencia del VCO con respecto a su valor central y en el se~ gundo aumenta, Si laamplitud de la seftal de entrada cambia répi- damente de-un valor a otf, Ia frecuencia del VCO lo hard al mismo ritmo, Se dice, entonces, que el VCO esti siendo modulado en frecuencia por la se- lal de audio, Acoplando la salida a un LED infra- rojo, a través de un amplificador de corriente, este circuito puede servir como transmisor en un sistema de comunicacién por via 6ptica elemental. Revélver espacial (fasor) El circuito de la figura 358 simula el sonido ducido por un fasor o revéiver espacial tipo "Gue- rma de las Galixias", Este tipo de efecto sonoro es muy comin en ciertos juegos de video. Cuando se pulsa el botén de fuego (S1), el astable produce pulsos de 4 ms a intervalos de 70 ms. Cada pulso suministrado por el astable, cuando se dispara, carga répidamente el condensador C2 a través de R3 y D2, produciendo un tono de alta frecuencia, el cual decae lentamente a medida que C2 se descarga a través de RS. El proceso se repite con la llegada de cada pulso. Para obtener un_ mayor volumen, conecte la salida del VCO (pin 4) a un amplificador de audio, por ejemplo, el kit CEKIT K14. Revdlver espacial Botén de fuego =Leceién 19 Légica secuencial y cerrojos biestables + Introduceién + Circuitos secuenciales + Diseno de circuitos secuenciales asincrénicos + Cerrojos biestables (latches) vs multivibradores Bestables (ip -ftops) + Actividad practica N? 14 + El latch NAND + El latch NOR + Experimento N* 21. Comprobacién de la operacion de un cerrojo biestable + Los latches como eliminadores de rebote + Los latches como generadores de pulsos de + Cerrojos biestables integrados + CIRCUITOS DE APLICACION: + Actividad préctica N* 15 Introduccion El estudio de la electronica digital desarrollado en Ja primera parte de este curso, desde compuertas hasta demultiplexores, se fundamenté en las deno- minadas redes combinatorias, En este tipo de cit- cuitos, el estado de cada salida lo determina, integra- mente, la combinacién de estados de las entrada: En ellos, no hay memoria ni tratamiento del tiempo. El verdadero poder légico de la electrénica digital se manifiesta cuando se involucra, en su sistema de andlisis y disefio, la accién del tiempo. Los circuitos con memoria se denominan secuenciales y pueden realizar una gran variedad de funciones, incluyendo el conteo de pulsos y el almacenamien- to, desplazamiento y secuenciamiento de datos, en- tte omras. La unidad basica de memoria digital es el multivibrador biestable. Como establecimos en la leccién 17, un biestable es un dispositivo que tiene dos estados estables (alto y bajo) y permanece indefinidamente en cualquiera de ellos, hasta que recibe una sefial exteria de disparo adecuada. En otras palabras, un biestable es un circuito que puede almacenar, por tiempo indefinido, un nivel al- to 0 bajo de voltaje, es decir, un bir de informa- cién (16 0). Los dos circuitos biestables bisicos son el cerrojo 0 latch y el flip-flop. Los latches se denominan, también, flip-flops asinerdnicos. Los flip-flops son los bloques constructivos biisicos de todos los sistemas secuenciales, incluyendo memorias, contado- tes, registros de almacenamiento, registro de desplazamiento, microprocesadores, ett. En esta leccién conoceremos los fundamentos de la légica que rige los circuitos secuenciales y estudiaremos los cerrojos biestables (latches), que son dispositivos asincrénicos, es decir, no necesitan de tuna sefial de reloj para operar correctamente. En este sentido se diferencian de los flip-flops, los cua- Ies son, por definicién, sincrdnicos. Los flip-flops se estudian a partir de la préxima lecci6n, Circuitos secuenciales Los circuitos secuenciales son, basicamente, configuraciones légicas de compuertas dotadas de memoria, En ellos, el estado de la salida depende no solamente de las combinaciones de estados de las entradas sino de la secuencia (orden en el tiempo) en la cual ocurren estas combinaciones. Para comprender mejor este concepto, ilustremos, mediante un ejemplo, como es posible progresar desde un circuito puramente combinatorio (sin memoria) hasta uno secuencial dotado de memoria En la figura 359 se muestra el funcionamiento de una red combinatoria sencilla formada por dos com- yeas AND, ¥ una compuerta OR. La ecuacién légica y la tabla de verdad resumen el comportamiento del circuito, Red combinacional Cireultologico Tablade verdad Ecuaciéniogica F=AB¥BC CEKIT- Curso prcico de electrénica digital 225Por ejemplo, cuando las entradas A y B valen 1, la salida F se hace igual a 1, sin importar el estado (06 1) de Ia entrada C. Un andlisis similar se puede hacer para las ocho posibilidades que ofrecen las tres variables de entrada. Observe que, en ningdn momento, se hace alusién al tiempo, es decir al orden o secueencia en la cual se aplican estas variables, El cireuito combinatorio de 1a figura 359 se convierte en un circuito secuencial si se cambia la variable C por una conexi6n, realimentada, desde la silida F (figura 360). Bajo estas circunstancias, 1a tabla de verdad es intranscendente como herramien- tade andlisis. Un diagrama de temporizacién ofrece ‘mucha més informacién, Circuito sencuencial asincronico est Circuitolégico F ro. Ecuacion ogica Fo ABs BF En la figura 361 se muestra el diagrama de tiempo correspondiente al circuito de la figura 360. Inicial- Diagrama de tiempos Vatiable Variable 226 mente, si A=O y B=I, la salida F es igual 2 0. Luego, cuando ‘A=1 y B=l, la salida F se hace igual a 1, Hasta este momento, la ecuacién légica del circuito original (F=AB+BC) describe el comportamiento del mismo, como si se tratara de una red combinatoria, No obstante, 1a accién de la realimentacién introducida por la salida F a la entrada, ha cambiado totalmente el significado de las cosas. Observe, por ejemplo, que cuando A=0, nuevamente, se ‘presenta la misma combinacién de entradas inicial (A=0 y B=1), Sin embargo, a salida no toma el valor de F=0. ‘La misma combinacién de entradas pero diferentes salidas: esto no se parece, en ningin momento, auncircuitocombinatorio. Ahora, larealimentacién debida a F nos permite memorizar el hecho de que B llegé primero que A_a 1. Solamente cuando las dos entradas retornan a 0, la salida toma este valor. Note la accién del tiempo en el funcionamiento de esta red: nos indica Ja respuesta ante una secuencia de entradas y no, tinicamente, ante una combinacin de entradas, como en las redes que vimos al comienzo’de este curso, En el circuito de la figura 360, tan pronto aparecen los cambios en las entradas, se obtiene una respuesta en la salida, La secuencia de las entradas aparece, ante la red, en cualquier momento y orden ¥, la salida, debe responder de manera instantnea. ‘este tipo de accidn, tanto de las entradas como de las salidas, se le llama comportamiento asincrénico Disefto de circuitos secuenciales asincrénicos La metodologfa para el disefio de circuitos digitales secuenciales asincrénicos es compleja y poco utilizada, No obstante, si el circuito es sinaple, se pue~ de desarrollar el disefio, en forma intuitiva, tenien- do presente el siguiente principio: Cada realimentacién que se implemente en el cir cuito, introduce un elemento de memoria, El siguiente ejemplo ilustra la forma de utilizar y aplicar este principio elemental de disefio 16gico asincrénico. Ejemplo. Construir un circuito que permita ) conectar y desconectar un motor de CC de 12. | V de la alimentacién, utilizando pulsadores | momenténeos (push-buttons) normalmente abiertos (NA). El pulsador de conexién debe etiquetarse como START (arranque) y el de desconexién como STOP (parada). -‘Acclonamiento de un motor Wiansior ft Motor ao Wl Saw san gS) ~ Fig. 362 Solucién. En la figura 362 se ilustra el prin- ‘cipio de conexién y desconexién del motor a la fuente de alimentacién, Como puede apreciarse, no es posible mantener energizado el motor, de manera indefinida, a menos que el pulsador se ‘mantenga activado en forma permanente, es decir, cerrado, Un circuito digital podria efectuar la cone- xign, solamente si est dotado de una “memo- Tia’ que "recuerde" el momento en que fue activado el pulsador. En otras palabras, se necesita un citcuito secuencial asincrénico, dotado de memoria, si s¢ quiere conectar y desconectar el motor con pulsadores normalmente abiertos. Recuerde que, para lograr el efecto de memoria, se debe hacer und realimentaci6n ocone- xin de la silida hacia la entrada. En la figura 363 se muestra un circuito secuencial, ‘cons- ‘tmuido con compuertas TTL, adecuado para este Propésito. Circuito asincrénico compuerta AND (pin 3) es de nivel bajo y el motor esté de: ‘conectado. Guando se acciona el pulsador de >) arranque (START), acon momenténeamen- | te, en la entrada de la compuerta OR (pin 2) un nivel alto, La salida de la compuerta (pin | 3) serd, por tanto, un nivel nie En las entradas de la compuerta AND (pines 1 y 2) tenemos, entonces, dos niveles altos: uuno proveniente de la salida de la compuerta OR y, el otro, de Ia resistencia R2. Como resultado, [a Salida de Ia compuerta AND, en el momento de accionar el pulsador START es, también, de nivel alto. Este nivel alto se memoriza por medio de la realimentacion existente entre la salida de la compuera AND (pin 3 del 74LS08)_y la entrada de la compuerta OR (pin 1 del 74LS 32), De ésta forma, se puede liberar al pulsador sin que Ia informacién se pierda. Enotraspalabras, larealimentaci6nle recuer- dial cireuto que el interrupt de arranque fue activado, La compuerta AND se encarga, tam- bin, de saturar al transistor y energizar el mo- bie i ef Para anular la orden de START, memorizada ppor el circuito, basta con accionar, momenté- neamente, el pulsador de parada (STOP). Esta aocién provers un nivel bajo eM ena de la compuerta AND (pin 2), el cual leva la salida a un nivel bajo, cancelando la, "memori- zaci6n" y, por lo tanto, desconectando el motor de Ja alimentacién. A pesar de que es posible disefiar cualquier circuito I6gico asincrénico mediante téonicas muy es- tablecidas, pero dispendiosas, el camino escogido por los disefiadores de circuitos digitales es otro, més flexible y modular. La idea es implementar los circuitos secuenciales a partir de una "célula bésica secuencial” llamada Flip-Flop. En la seccién que sigue se estudiarén Jas caracteristicas fundamentales de esta red secuencial asincrénica bésica. El disefio de circuitos se- ‘cuenciales utilizando flip-flops se explica en detalle en la leccién 21. Flip-flops asincrénicos (latches) El dispositivo biestable més simple es el larch 0 flip-flop R-S (reset-set) mostrado en la figura 364. El circuito puede almacenar un bit de informacién, es decir, un 0 6 un 1, Los latches son asincrénicos en el sentido de que no necesitan de una sefial ex- tena de reloj para operar. En esto se diferencian de CEKIT. Curso préctico de electronica digtal 227Latch o flip-flop asinerénico los flip-flops propiamente dichos, los cuales son, por definicién, sincrénicos, Se dice que el latch esté en estado set cuando la salida Q es de nivel alto (1) y en estado reset cuando es de nivel bajo (0). El estado de las salidas Q y Q, en condiciones normales, es siempre complementario y se programa combinando apropia- damente los estados I6gicos de las entradas R (RESET) y S (SET). Especificamente, para almacenar un 1 l6gico, debe aplicarse un pulso de disparo a la entrada SET. Asi mismo, para almacenar un 0 I6gico, debe aplicarse un pulso a la entrada RESET, Fl pulso de disparo puede ser positivo (activo en alto) 0 negative {activo en bajo), dependiendo del diseno. Una vez que el larch ha sido programado en estado SET 0 RESET por el pulso de entrada, permanecerd en ese estado hasta que sea modificado o se retire el suministro de potencia, Los latches son volitiles, es decir, la informacién almacenada en ellos desaparece cuando se desconectan de la fuente de alimentacién, Los latches R-S se pueden implementar a base de ‘compuertas bésicas AND, OR y NOT o utilizando compuertas NAND 0 NOR. Estas tiltimas son las més utilizadas. En la figura 365 se muestran dos versiones de laches R-S con compuertas AND, OR, AND y NAND. En todos los casos, el estado de la salida lo describe la siguiente ecuacién logic: Q=S+R-Q EI circuito de la figura 365-B se realiza con compuertas AND, OR y NOT y el de la figura 365- C.con compuertas NAND. El circuito de la figura 365-D es el mismo de la figura 365-C pero redibu- Jado para apreciar la existencia de La salida comple- mentara ©, In cual es siempre la negucion de la salida principal (Q): si Qes 0, entonces O=1, y vi- ceversi. (continiia en la pagina 229), 228 Construccién del médulo 3: légico sin rebote. Parte 2. En esta actividad instalaremos en la tarjeta de circuitoimpreso comespondienteal médulo3(EDM- 3), Ia base de 14 pines del circuito integrado 4011B (IC1) y la resistencia de 4.7 K (R1). La funcion de la base es servir de soporte al chip y facilitar su montaje y reemplazo. RI es la resistencia de pull-up del pulsador SI. Componentes y herramientas necesarios 1 base para circuito integrado de 14 pines, 1 resistencia de 4.7 KQ. R1. 1 circuito impreso CEKIT EDM-3, Herramientas: pinza de puntas planas, cortafrios, cautin, soldadura Procedimiento Tome la resistencia R1 y la base de 14 pines de ICI ¢ instélelas en la tarjeta de circuito impreso EDM-3, como se indica en la figura A22, Iden- tifique RI por el cédigo de colores “amarillo, vio- leta, rojo, dorado" sobre su cuerpo. Después de soldar, corte los alambre sobrantes y consérvelos: le servirdn como puntas de prueba. Cuando instale 1a base, asegtirese de que todos Jos pines entren en los cortespondientes agujeros y y no haya alguno doblado o partido. Antes de soi- dar, cerciérese de que los puntos de contacto estén limpios y no haya sintomas de oxidacién, Esto fa- cilitard 1a adherencia de la soldadura, No mueva la base hasta que la soldadura enfrfe ni aplique calor excesivo. Revise su trabajo para observar si se han formado puentes indeseables de soldadura entre pines adyacentes y corrfjalos.Flip-flop R-S (latch) asincrénico iS = [ev ]" , ‘ s Q A) Ecuacién B)Concompuertas logica ‘AND, ORY NOT. ©)Concompusrtas =P anes )ConcompuertasNAND s:seT {redibujado) / R:RESET Fig. 265 | La caracteristica clave que hace de estos circuitos algo mas que configuraciones estaticas de compuertas es la existencia de una linea de realimentacién (q) entre Ja salida Q y Ia entrada. Esta realimen- tacién es la que le permite al Jatch memorizar un cambio en las entradas R y S. Ele figura 366 se muestra el diagrama de tempo- rizacién del latch R-S de la figura 365-B. Para simplificar el andlisis de este circuit, se asume que, ini- cialmemt, la salida Q es baja (0) y que las entradas Ry S son también bajas (0) Como muestra el diagrama de la figura 366, en el instante t1, la entrada $ se hace alta, imponiendo un nivel alto en la salida Q. Este nivel alto se trans- mite a la entrada de la compuerta AND (figura 365B) a través de la linea de realimentacién q. Cuando la entrada S se hace nuevamente baja en el instante t2, la salida permanece alta, Obsérvese que, entre los instantes t2 y £3, las entradas Ry S son ambas bajas, como al comienzo Gel proceso. Sin embargo, la salida Q no es baja sino alta, Es decir, el circuit nos esté informando que, en un momento anterior, la entrada $ fue alta, En el instante t3, la entrada R se hace alta, cancelando el nivel alto de la salida Q ¢ imponiendo un bajo. Este nivel bajo en la salida Q se mantiene cuando la entrada R se hace baja en el instante t+ ¢, incluso, cuando se hace otra vez alta, entre los instantes t8 y t6. Es decir, el circuito recuerda, mediante un bajo en su salida, que la iiltima entrada en hacerse alta fue R. La raz6n es muy sencilla: la entrada $ no ha vuelto a ser alta desde el instante t2. Usted puede comprobar estos resultados en el circuito de la figura 365-B reemplazando cada variable (R, S y Q) por el valor que va tomando en cada instante. Hasta el momento, podemos concluir lo siguiente: + Sila entrada SET (S) es alta, la salida Qes alta, + Sila entrada RESET (R) es alta, la salida es baja, En otras palabras, $ Heva la salida a 1 (condicién Set) y R la lleva a 0 (condici6n reser). + Si las entradas SET y RESET son iguales a 0, la salida Q permanece en el estado previamente establecido por cualquiera de las lineas R 6 S. Es decir, Ja condicién =0 memoriza la iiltima linea de entrada activa: si fue R, entonces Q=0 y si fue S, entonces Q=1. Diagrama de temporizacion del latch R-S AND/OR/NOT CEKIT- Curso préctico de electrénica digital 229Entre los instantes 7 a 11, sdlo cambia de estado la entrada $ y, por tanto, la salida permanece alta. En el instante’t12 sucede algo interesante: las, dos entradas, SET y RESET, son altas, Desde el punto de vista légico, esta situacién es ambigila: se pretende, simulténeamente, llevar la salida al estado de RESET ( 0) y al estado de SET (1). Como es obvio, esto no es factible: un punto de un circuito digital no puede ser alto y bajo al mismo tiempo. Como consecuencia de esta ambigiie- dad, Ia salida Q toma cualquier valor, En el caso de la Higura 366, ‘se hace baja porque ia primera entrada en hacerse alta fue R. Por la razén expuesta, la combinacién de entradas S=1 y R=1 debe evitarse, El comportamiento del circuito de la figura 365, visualizado mediante el diagrama de temporizacién de la figura 366, se puede también describir mediante una tabla caracterfstica, como se muestra en la figura 367. La tabla caracteristica relaciona el estado futuro o siguiente de la salida Q (Q*) con su valor presente o actual (Qo) de acuerdo a fos posibles valores de las entradas R y S. ‘Tabla caracteristica *: Valor siguionte (Qo:Valor de salida actual *: Estado ambiguo Por ejemplo, si el valor actual de la salida Q es Qo=o y se aplica la combinacin de engadas S=I y R=0, el valor faturo de la salida Q (Q*) sera 1, sin importar si estaba en 0, De la tabla caracteristica se puede derivar una tabla de excitacién, como la de la figura 368. La tabla de excitacion suministra la combinacién de estados que debe aplicarse en las entradas para cambiar la salida de un estado a otro o mantener el estado actual. Por ejemplo, si ta salida Q es alta (Qo=1) y deseamos hacerla baja (Q+=0), debemos aplicar la combinacién de entradas S=0 y Rel. Del mismo modo, st la salida Q es baja (Qo-0) y deseamos gue permanezet en ese estado, debemas hacer baja (0) Ia entrada S, sin importar el estado de la entrada R (puede ser alta o baja). 230 Tabla de excitacion Qo = Estado presente Qs = Estado futuro X=No importa Las tablas de excitacidn son una de las herramientas mas importantes de diseiio de circuitos secuenciales. Las utilizaremos ampliamente en la k cidn 21 de este curso. El latch AND-OR-NOT de la figura 365 nos ha ser- vido de base para comprender los principios de funcionamiento de los flip-flops y comenzar a familia- rizamos con las técnicas de anélisis de los mismos, mediante diagramas de temporizacién, tablas caracteristicas y tablas de excitacién, Sin embargo, este dispositivo biestable no es muy uitilizado, debido a que requiere de tres compuertas distintas para su realizacién. Para obtener un latch como el de la figura 365B, con compuertas TTL, por ejemplo, necesitarfamos tres chips: un Cl 7404 (NOT), un CL'7408 (AND) y un C7432 (OR). En la prictica, los larches o flip-flops R-S asineré- nicos se implementan utilizando compuertas NAND_ o NOR. Existen, por consiguiente, dos tipos de ce- rojos biestables: el latch NAND y el latch NOR (figura 369). En el primer caso, las sefiales de SET y RESET son activas en bajo y, en el segundo, lo Son en alto. En las siguientes’ secciones analizaremos en detalle cada tipo. Cerrojos biestables NAND y NOR Entradas activas Salidas bejas a Entradas actives atasLatch NAND En la figura 370 se muestran el circuito légico, la tabla caracteristica y el diagrama de temporizacién de un Jaich NAND. Se supone que las entradas R y, S estén normalmente en alto 6 1 logico. El estado inicial de las salidas Q y Q es intranscendente, Las entradas R y S son activas en bajo. La operaciéa de este circtito biestable es como sigue: Latch NOR En la figura 371 se muestran el circuito I6gico, la tabla caracterfstica y el diagrama de termporizacién de un latch NOR. Se supone que las entradas R y S estén normalmente en bajo o 0 ldgico. El estado inicial de las salidas Q y Q es intranscendente, Las entradas R y S son activas en alto. La operacién de este circuito es como sigue: Latch NAND A.Circuito logico B. Tablacaracteristica s (Set) (Qo: Estado presente QF : Estado future * Estado ambiguo Alaplicar un bajo a la entrada $ (SET), la salida Q se hace alta y la salida Q se hace baja. Por tanto, Ja condicién SR=01 (S=0, R=1), nos permite almacenar o grabar un alto 6 1 I6gico en la salida Q. ALaplicar un bajo a la entrada R (RESET), la salida Q se hace baja_y la salida Q se hace alta, Por tanto, la condicién RS=01 (R=0, S=1) nos permite almacenar o grabar un bajo 6 0 en la salida Q. Al aplicar un alto a ambas entradas, el estado previo de las salidas Q y Q no cambia, Por tanto, la Condicién RS=11 (REL, S=1) nos permite capirar el bit previamente grabado y almacenario en el larch Al aplicar simultdneamente un bajo a_ambas entradas, el estado final de las salidas Q y Q es impredecible, ambiguo. Por esta razén, la condicién SR =00 (S20, R=0) no es permitida en el latch NAND y debe evitarse. Latch NOR B. Tablacaracteristica A.Circuitolégico mporizacién Qo: Estado previo Qt : Estado futuro * : Estado ambiguo Al aplicar un alto a la entrada $ (SET), la salida Q se hace alta y la salida Q se hace baja. Por tanto, la condicién SR=10 ( cenar o grabar un alto 6 , R=0) nos permite alma” l6gico en la salida Q. Alaplicar un alto a Ja entrada R (RESET), Ia sali da © se hace baja y la salida Q se hace alta, Por tanto, la condicién RS=10 (R=1, $=0) nos permite almacenar o grabar un bajo 6 0 en Ia salida Q. Alaplicar un bajo a ambas entradas, el estado previo de las salidas Q y Q no cambia. Por tanto, la condicién RS=00 (R=0, S=0) nos permite atrapar el bit previamente grabado y guardarlo en el latch. Al aplicar simulténeamente un alto a ambas entradas, el estado final de las salidas Q y Q es indeterminado, ambiguo. Por esta razén, la condicién SR =I1 ($=, R=I) es inadmisible en el larch NOR y debe evitarse. CEKIT- Curso prctco de elecrénica digital 231uy Comprobacién de la operaci6n de un cerrojo biestable Objetivos + Analizar un cerrojo biestable construido con compuertas NAND TTL de dos entradas. + Comprobar la tabla caracterfstica del larch NAND. + Identificar experimentalmente cada uno de los estados (set y reset) del latch NAND. Materiales y herramientas necesarios 1 Circuito integrado 7400 6 74LS00 (4 compuertas NAND TTL de dos entradas). ICL. 1 Resistencia de 1K. R1. 4 Monitores I6gicos (médulo EDM-1). D1-D4. 2 Interruptores l6gicos (médulo EDM-2). Si, $2. 1 Fuente regulada de 5 V/ 1A (kit CEKIT K11 6 similar) con conectores. Vee. 1 Protoboard. Puentes de alambre telefGnico #22 6 #24. Descripcién del circuito de prueba En Ia figura E36 se muestra el circuito que vamos autilizar en este experimento para comprobarla operacin de un larch NAND. Este tltimo esté formado por las compuertas A y B de IC1 (7400). Los inte- mruptores I6gico S1 y 82 del médulo 2 determinan, ‘en su orden, el estado de las entradas § (SET) y R (RESET) del flip-flop. Los monitores ISgicos D1 a Dé del médulo 1 sualizan, respectivamente, el estado de las entradas Sy Ry de las salidas Q y 0. Un monitor encendido revela la presencia de un nivel alto (H) 01 l6gico en el punto de prueba y un monitor apagado la presencia de un nivel bajo (L) 6 0 I6gico. Asegiirese de que el médulo 1 tenga las resistencias de entrada conectadas al positivo de la fuente (ver pagina 192). Observe que la alimentacién del médulo 2 (pin #1) se suministra a través de una resistencia de 1 KQ. Esto se hace para proteger las entradas del circuito integrado 7400 de transientes o picos de voltaje (ver leccién 8, pagina 95). Procedimiento Paso 1. Arme sobre el protoboard el circuito de la figura E36. Inserte cuidadosamente el circuito integrado 7400 (IC1) y los médulos EDM-1 (monitores Di-D4) y EDM-2 (interruptores $1 y S2). Al ter- Circuito de prueba del latch NAND +5V (Ver) +5V (Vee) 232minar el montaje, sitie $1 y S2 en la posicién 1. De este modo, las entradas R y S$ del latch recibi nivel alto, Antes de conectar la fuente de alimentacién, ase- glirese de que todas las conexiones estén correctas. Busque, especialmente, puentes faltantes, en cortocircuito 0 extraviados. Paso 2, Encienda la fuente de alimentacién y observe el estado inicial de los monitores D1 a D4, No- tard que D1 y D2 se iluminan, indicando que las entradas S (SET) y R (RESET) estén en alto. Esto sucede porque S1'y $2 estén én la posicién "1", Del mismo modo, notaré que D3 y Dé tienen estados opuestos, es decir, si D3 esta iluminado, entonces Dé esid apagado o viceversa. Esto sucede porque, en el momento de encender la fuente, las salidas Q y © pueden adoptar cualquier valor, pero se- ran siempre complementarias. Paso 3. Aplique un nivel bajo a la entrada SET del latch pasando el interruptor S1 de la posicién "L" a Ia posicién "0" y luego retoméndolo a ta posicién ". Observe lo que sucede en los monitores D3 y ‘D4, Notara que D3 se ilumina y D4 se apaga. Esto sucede porque 1a condicién set (S=0, R=I) impone un 1 en la salida Q y un 0 en Ia salida Q. Estos estados quedan almacenados en el larch cuando las entradas retornan a sus estados originales (S=1, R=1), Registre sus resultados en la tabla ca- acteristica de la figura E37. Tabla caracteristica 11: Nivel alto (H) 0: Nivel bajo (L) Q+ : Estado resutante © futuro de la salida Fig. £37] Paso 4. Aplique un nivel bajo a la entrada RESET del laich, pasando el interruptor $2 de la posicién "I" ala posicién "0" y luego retoméndolo a la po- sicidn "I". Observe lo que sucede en los monitores D3 y D4. Notard que D3 se apaga y D4 se ilumina, Esto sucede porque la condicién RESET (S=1, R=0) impone un 0 en la salida Q y un 1 en la salida Estos estados quedan almacenados en el laich cuando las entradas retoman a sus estados originales (S=1, R=1). Registre sus resultados en la tabla caracteristica de la figura E37. Paso 5. Aplique al mismo tiempo un nivel bajo a Jas entradas SET y RESET pasando los interruptores S1y S2.a la posicién "0" y luego retérnelos a la po sicién "I". Repita esta prueba varias veces. Obser- ve lo que sucede en los monitores D3 y D4. Notaré que los estados de D3 y D4 son ambiguos, es decir, se puede iluminar D3 6 D4 6, incluso ambos. Esto sucede porque la condicién $=0, R=0 impone un estado ambiguo, indeterminado, en las salidas Qy Q del latch. Esta es la razdn por la cual tal combinacién de entradas debe impedirse cuando un latch NAND se utiliza en un sistema digital. Re- gistre sus resultados en la tabla de a figura E37. Los latches como eliminadores de rebote El larch biestable es muy util en una gran variedad de aplicaciones. Sin duda, su uso mds extendido en todo tipo de aplicaciones digitales es como eliminador de rebote (debouncer) de teclas, pulsadores y otros interruptores electromecsinicos utilizados como dispositivos de entrada de datos en los sistemas digitales. El rebote es un fenémeno consistente en la gene- racién de pulsos de ruido por parte de un interrup- for cleat sus onetacier wien 0 a» alee Ee tos pulsos (ruido ldgico) causan falsos estados logi- 0s y, por tanto, errores en la respuesta de los cir- cults dials facia los cuales va diigida I infor macién del interruptor. En la figura 372 se ilustra lo que sucede. Rebote en un interruptor electromecanico 45V ntoruptor [able Puke ekei:o roducdo por o [seinatconen w ‘intruptorearado En condiciones normales, la salida del circuito es de nivel légico alto (+5V) cuando el interruptor estd abierto y de nivel bajo (OV) cuando esté cerrado. CERIT- Curso pritico de electronica digital 288Sin embargo, durante las transiciones de un estado al otro, las laminillas 0 contactos metilicos del interruptor vibran, rebotando varias veces antes de unirse o separarse definitivamente. La situacién se acentia si los contactos no estén limpios, es decir, tienen rastros de_polvo, grasa, 6xido, 6 cualquier otro agente extrafio que impida una conmutacién nitida. Como resultado del rebote, se generan multiples pulsos 0 picos de ruido, los cuales deben enmascararse, es decir, evitar’ que sean vistos por el circuito de utilizacién. Una solucién sencilla al problema delrebote es utilizar un Jatch. En la figura 373 se muestra un circuito tipico de anti-rebote para interruptor spdt (un polo, dos posiciones) con Jaich NAND. Al situar el interruptor en la posicién "Hi, las entradas S y R reciben un nivel bajo (0) y un nivel alto (1), zespec- tivamente. En consecuencia, la salida Q es un nivel alto (1) Latch NAND como eliminador de rebote +5 Durante el periodo de rebote, Ia entrada R permanece en 1 mientras la entrada $ fluctdia aleatoria- mente entre 0 y 1, hasta que se estabiliza finalmente en 0, Esta situacién, sin embargo, no afecta el estado previo de la salida Q (1) porque los 1's del rebote provocan que el latch capture el dato previo (1) y los 0's lo confirman. En la figura 374 se muestra la versi6n con compuertas NOR de un eliminador de rebote para interruptor spst. Observe queel terminal central est conectado al positivo de la fuente, es decir, tiene aplicado un nivel alto permanente. Esto debe ser ast porque las entradas dé un latch NOR son activas en alto, en contraste con las de un latch NAND, que son activas en bajo. 234 Los latches como generadores de pulsos de arranque y parada (onloff) Los latches, en general, se utilizan como celdas de memoria de un Bir para retener informacién binaria procedente de sensores, microinterruptores.y otros elementos digitales biestables que entregan sefiales temporales. Para comprender mejor este concepto, consideremos el siguiente ejemplo, Suponga que se pretende generar las sefiales de arranque y de parada de una méquina o de un sistema con interruptores tipo pushbutton (pulsadores) normalmente abiertos. Estos dispositivos se cierran cuando se pulsan y retornan a su estado normal (abierto) cuando s¢ liberan, Por tanto, necesitan de un elemento de memorizacién que retenga su efecto. En la figura 375 se muestra la forma de utilizar un atch biestable para memorizar o almacenar el estado de los pulsadores de arranque (START) y de parada (STOP). La salida Q del Jatch satura 0 corta la base del transistor Ql, energizando o desenergizando la bobina del relé RL. Los contactos del relé mane- jan la carga, representada, en este caso, por un motor de CA de baja potencia, por ejemplo, de 0.18 KVA («0.25 HP). Para comprender mejor la accién de control del atch, asumamos que, inicialmente, la salida Q es de nivel bajo. Cuando se presiona el botn START, la entrada S recibe un bajo, la salida Q se hace aita, el transistor se satura, circula una corriente por la bobina del relé y sus Contactos se cierran. Por tan- to, el motor queda conectado a la red de 110 V. Al liberar el bot6n START, esta situacién se mantiene, es decir, la orden de arrangue queda memorizada en la circuiterfa del latch. Si se pulsa el bot6n STOP y luego se libera, la salida Q se hace baja y el relé desconecta el motor de la red. En conclusién, elLatch R-S como interruptor onioft conmemoria +12 latch permanece “recordando” la aceién del wltimo de los pulsadores. Cerrojos biestables integrados Los cerrojos biestables se realizan, en la mayoria de los casos, utilizando compuertas NAND o NOR discretas. Sin embargo, existen algunos chips TTL y CMOS que incorporan, en una misma cépsula, va~ ios de estos dispositivos y ofrecen caracteristicas auxiliates, por ejemplo, salidas wri-state. En las siguientes secciones describiremos los cir cuitos integrados 74L8279, 4043B y 40448, que son los més representativos. Todos incluyen cuatro latches biestables de un bit independientes dentro de una misma cépsula, y son especialmente adecuados como eliminadores de rebote. Circuito integrado 7418279 El 74.8279 (figura 376) es un dispositive TTL que incorpora, en una misma cépsula DIP de 16 pines, 4 cerrojos biestables NAND completamente independientes. Todas las entradas son activas en ba- Jo. Observe que los latches A y C tienen una entrada $ (SET) adicional. En todos los casos, s6lo una salida (Q) es accesible, Un bajo en cualquier entrada S (S1 6 $2), con la entrada R alta, produce el almacenamiento de un nivel alto en la salida Q mientras que un bajo en la entrada R, con las entradas S altas, produce el almacenamiento de un nivel bajo, La transicién de las entradas R y $ de alto a bajo causa que la salida Q sea indeterminada. Circuito integrado 74LS279 Circuito integrado 4043B El 4043B (figura 377) es un dispositive CMOS que incorpora, en una misma cépsula, 4 cerrojos biestables NOR tri-srate independientes, Cada laich tiene una salida (Q) y dos entradas (R y 8). Estas tiltimas son activas en alto. Todos los flip-flap comparten una linea comtin de habilitacion (E, pin 5), activa en alto. Circuito integrado 4043B Yop R¢ S4 NC S3 AS 3 a2 Q¢ ai Rt S1 E $2 Re GND E: Enable (Habiltader) NC:Noconectado Fig. 377 | Cuando E=1, los flip-flop operan normalmente. Cuando E=0, las salidas adoptan el estado de alta impedancia (Hi-Z), es decir, se comportan como circuitos abiertos. Un alto en la entrada $ 0 R, con Ja otra entrada baja, causa el almacenamiento de un nivel alto o bajo en la salida Q. SiS y R son ale tas, la salida se hace alta pero su estado final Io determina la tiltima entrada que se haga baja. CERIT. Curso prctco de elecrénicadigtal 295El circuito integrado 40443 El 4044B (figura 378) es un dispositive CMOS que incorpora, en una misma cépsula, 4 cerrojos biestables NAND tri-state independientes. Cada larch tiene una salida (Q) y dos entradas (R y S). Es- tas iiltimas son activas en bajo. Todos los flip-flop comparten una Ifnea comin de habilitacién (E, pin 5), activa en alto. Eliminadores de rebote (debouncers) En la figura 379 se muestra el circuito de un eliminador de rebote para interruptor spst (un polo, una posicién) que utiliza un latch TTL formado por tres ‘compuertas NAND 7400 (A-C). La salida Q es de nivel bajo cuando el interruptor $2 esta abigzto y de nivel alto cuando esta cerrado, La salida Q opera en forma opuesta. Circuito integrado 4044B pp s4 4 Qi 3 S3 O83 O2 sg fea 9 Lateh 3 = 8 Ro $2 GND Fig. 978 los flip-flop operan normalmente. Cuando E=0, las safidas adoptan el estado de alta impedancia (Hi-Z), es decir, se comportan como circuitos abiertos. Un bajo en la entrada $ 0 R, con 1a otra entrada alta, causa el almacenamiento de un nivel alto o bajo en la salida Q. SiS y R son bax Jas, la salida se hace baja pero su estado final lo de- ‘termina la tiltima entrada que se haga alta. CIRCUITOS DE APLICACION Se describen a continuacién algunos circuitos de aplicacién que utilizan cerrojos biestables 0 latches como eliminadores de ruido o memorias de un bit cen sistemas digitales. La mayorfa de estos circuitos nos son familiares, puesto que han sido utilizados en algunos de los proyectos centrales de este curso. Entre los proyectos presentados figuran varios esquemas de eliminadores de rebote (debouncers) de interruptores, un arch de metrénomo digital y un eliminador de ‘ruido para tacémetro, Con estos circuitos, comenzaremos también a familiarizarnos con el anilisis de sistemas digitales representados por diagramas de bloques. 236 La compuerta A, en particular, conectada como inversor, garantiza que las entradas R y $ del latch no sean aitas al mismo tiempo, una sitaacién que, co- ‘mo sabemos, provoca una salida ambigua y, por tanto debe evitarse. Cuando S2 esté abierto, Ia entrada S recibe un alto y la entrada R un bajo, Cuan- do S2 esté cerrado, esta situacidn se invierte, Esta configuracién antirrebotes es la empleada en el temporizador programable descrito en el proyecto central N? 10 de este curso. En este sistema, $2 estd normalmente abierto durante la fase de programa- cién del tiempo y se cierra para habilitar la tempo- Tizacin, El eiruito es también valido para pulse. dores NA 6 NC. En a figura 380 se muestra el circuito de un eliminador de rebote para interruptor spdt (un polo, dos posiciones) que utiliza un latch CMOS, formado por dos compuertas NAND 4011B. La salida Q es de nivel alto cuando $1 esté en la posicién Hy de nivel bajo cuando esté en Ia posicién L. La salida Q opera en forma contraria. Las resistencias Rt y R2 son de proteccién. Con ligeras mo- ificaciones en la tarjeta EDM-2, este circuito se puede adaptar fécilmente a os interruptores légicos del médulo 2, construido entre las actividades préic- ticas N?8 y NP 12. En la figura 381 se muestran los circuitos de los dos pulsadores I6gicos ($5 y $6) del entrenador di- ital CEKIT descrito en el proyecto central N? 3. El latch ‘TTL, formado por las compuertas NAND— Antirrebote para interruptor SPOT +Vpp @v- 15) st ae A,B: 40118 7400, actiia como eliminador de rebote. Los datos entre paréntesis corresponden al pulsador $6, Limi- taremos la explicacién al pulsador $5. Pulsadores légicos #11 (49) $5 (88) i dies Fig. 981 La salida Q (pin #11 de la base de salida) es normalmente alta y s_hace baja cuando se pulsa el botén $5. La salida Q (pin #12) opera en forma contraria, Cuando se libera $5, las salidas retoman a sus estados originales. El pulsador $6 opera en forma exactamente igual, Recuerde que una entrada ‘TTL al aire se interpreta como un alto. Latch de metrénomo de péndulo En la figura 382 se muestra el diagrama de bloques simplificado del metrénomo digital CEKIT descrito en el proyecto central N°6, Este circuito utiliza un latch NAND como celda de memoria de un bit para controlar la secuencia de encendido de diez LED (D1 a Dio) que simulan el movimiento del brazo oscilante de un péndulo. Cuando se conecta la fuente de alimentacién, la - nea SET envia un bajo a la entrada S del latch, formado por las compuertas NAND B y C de un CI 4011B (1¢5). Por tanto, la salida Q aplica un alto Latch de metrénomo de péndulo a la entrada U/D (upldown) del contador 4029B (C4), obligdndolo a contar los pulsos procedentes del reloj 585 (IC!) en forma ascendente (up). Como resultado, el demultiplexor, formado por dos CI 4051B ((C2-1C3), energiza secuencialmente los LED en sentido directo, desde D1 hasta Did. Cuando se energiza el tltimo LED (D10), la Tinea RESET envia un bajo a la entrada R del latch. Por tanto, la salida Q aplica un bajo a la entrada U/D del contador, obligdndolo a contar los pulsos del re- oj en forma descendente (down). En consecuencia, el demultiplexor energiza se~ cuencialmente los LED en sentido inverso, desde Dio hasta D1, Cuando se energiza el primer LED (D1), Ia linea SET envia un bajo a la linea S y se repite, otra vez, el mismo proceso. Cada vez que se activa una de las Iineas SET 0 RESET, la compuerta D envia un pulso positive al amplificador, el cual se reproduce en el parlante co- ‘mo un golpe seco, generdndose el click de acompa- samiento caracter‘stico de los metrénomos. Para mas informacién sobre este circuito, remitimos al lector al proyecto central N® 6 de este curso. Eliminador de ruido para tacémetro digital En la figura 383 se muestra el diagrama de blogues simplificado del tacémetro digital, similar al deserito en el proyecto ceniral N° 13 de éste cur= so. El circuito utiliza un latch como eliminador de tudo de los pulsos procedentes de los platinos, Es- CEKIT: Curso préctico de electrénica digital 237Eliminador de ruido para tacémetro digital cores] cy toveneabio EL | Rte Se ‘micas re tos pulsos se utilizan como referencia para determinar las RPM (revoluclones por minuto) del motor. Los contactos de los platinos de un automévil de encendido convencional conectan y desconectan la corriente primaria de la bobina de alto voltaje a una frecuencia proporcional a las RPM de! motor. Los pulsos producidos pueden alcanzar amplitudes hasta de 200V a 300 V. Por tanto, deben atenuarse a un nivel suficiente para que sean compatibles con los niveles de voltaje manejados en los circuitos digitales. El latch garantiza que los pulsos aplicados al contador 45538 (IC4) sean perfectamente cuadrados, sin ruido, y su frecuencia corresponda con la de los platinos. El fateh ignora los rebotes originados en los contactos de los platinos cuando estos se abren © se cierran y slo tiene en cuenta la apertura y el cierre principal, Si no se utilizara el latch, 1a lectura de las RPM en. los displays no seria confiable porque cada pulso de ruido serfa también registrado por el contador. Este <imo no puede, por sf mismo, distinguir entre un pulso de ruido y un pulso originado por la apertura y cierre de los platinos. El reloj 585 (IC1) y los monoestables 4528 (1C2) configuran un circuito base de tiempo cuyo propé- 238 sito es permitir calibrar la lectura en los displays de modo que la cantidad de pulsos registrados por IC4 durante un determinado perfodo de tiempo corresponda exactamente con las RPM del motor. El decodificador 4543B (ICS), junto con las li neas de control $1-S3 del contador, maneja el ais- play de tres digitos. Para una mayor informacién sobre la operacidn de este sistema, remitimos al lector al proyecto central N? 13 de este curso. Latch de miiltiples entradas Existen situaciones donde se desea memorizar 1a accién transitoria de, por lo menos, una de varias sefiales, para activar o desactivar permanentemente un dispositivo eléctrico, En muchos casos, un larch biestable ofrece una solucién muy conveniente a este tipo de necesidades Por ejemplo, suponga que una maquina debe acti- varse autométicamente cuando se detecte la accién momentdnea de cualquiera de dos sefiales lamadas START y AUTO y desconectarse, también automé- ticamente, cuando se detecte la presencia de cualquiera de dos seffales lamadas ALARM y ERROR En este caso, un Jateh, implementado con com- uertas NOR 6 NAND de tres entradas, es 1a so- lucién adecuada (figura 384). En estos circuitos se han omitido las resistencias de las entradas porque se asume que las seftales provienen de circuitos digitales compatibles y con niveles de actividad muy definidos. Latches R-S de multiples entradas i|Cerrojos biestables activados por flancos La mayoria de las veces, es deseable que la ac- cién de almacenar un 0 (RESET) o un 1 (SET) en un latch biestable se realice con el borde de subida o de bajada de una forma de onda. Esta opcién de disparo por flancos nos permite comandar las entradas Ry S con pulsos de cualquier longitud y minimiza Ja ocurrencia de estados prohibidos. La operacién por flancos se consigue acoplando la sefial de disparo a las entradas R y S del latch a través de una resistencia y un condensador, tal como se muestra en la figura 385. Estas redes RC cumplen aqui la misina funcidn diferenciadora que realizan en los detectores de flancos estudiados en Ta leccién 15. Los circuitos A y B responden a flancos de subida y los circuitos C y D a flancos de bajada. Los circuitos B y C requiéren de inversores en las entradas con el fin de hacer compatibles los niveles de actividad de las entradas R y S del latch con los de las sefiales de disparo, Recuerde que en un latch NAND, las entradas son activas en bajo y en un latch NOR lo son en ale to, Si se permite que las entradas del latch NAND sean bajas, se produciré un estado ambiguo en las salidas. Lo mismo ocurriré si se permite que las entradas del latch NOR sean altas, ‘Tipicamente, R=22 KQ y C=0.001 UF. Como regla general, se recomienda elegir el producto RC de modo que sea, por 1o menos, 10 veces mayor 4que el tiempo de subida de la sefial de disparo. Latches R-S disparables por flancos Construccién del médulo 3: Pulsador Iégico sin rebote. Parte 3. Enesta actividad instalaremosen la tarjetade circuito impreso del médulo 3 el pulsador SI y el condensador Cl, La funcién de $1 es permitir el control manual det estado de las salidas (Q_y Q) del circuito. Normalmente, Q es baja y Q es alta. Cuan- do se pulsa $1, el estado de estas salidas se invierte. Cl acta como un filtro previo de ruido. Componentes y herramientas necesarios 1 pulsador miniatura NA. $1. 1 condensador cerémico de 0.1 uF (104). C1. 1 circuito impreso CEKIT EDM-3. Herramientas: pinzas, cortafrfos, cautin, soldadura, Procedimiento Identifique el pulsador S1 ¢ instélelo en los agujeros correspondientes de la tarjeta EDM-3, frente a la base de 14 pines, como se muestra en la figura A23(a). A continuacidn, identifique el condensador cerémico de 0.1 LF (CI) ¢ instélelo en la posicién que le corresponde, frente al pulsador $1, como se muestra en la figura A23(b). Después de soldar, eli- mine el alambre sobrante. Médulo 3. Montaje de S1 y C1 (a) CBKIT- Curso prictco de elecrinica digital 239Lecci6n 20 Multivibradores biestables (flip-flops) + Introduccién. + Qué es un flip-flop. + Desventajas de los flip-flops asincrénicos. + Tipos de flip-flops sincrénicos. + Flip flop R-S sincrdnico. ip-flop maestrolesclavo. flop tipo T. + Flip-flop tipo D. + Circuitos integrados con flip-flops D. + Experiment N®22. Operacin de un flip-flop D. + Flip-flop tipo J-K. + Circuitos integrados con flip-flops JK. + Experimento N?23. Operacién de wn flip-flop J-K + Problemas tipicos en circuitos con flip-flops + CIRCUITOS DE APLICACION + Actividad prdctica N* 16 Introduccién En la leccién 19 analizamos en detalle el larch biestable © flip-flop R-S asinerénico y sus versiones NAND y NOR. Continuando nuestro reco- rrido por el mundo de la légica secuencial, en esta leccién iniciaremos el estudio formal de los flip- flops, los elementos bisicos de memoria de los sistemas digitales. Los dispositivos dotados de memoria como los flip-flops nos permiten almacenar informacién digital para usarla més tarde. Los computadores perso- nales, por ejemplo, empiean miles de millones de ‘flip-flops para guardar y procesar informacién de todo tipo en forma de I's y 0's. Como se estableci6 anteriormente, los flip-flops propiamente dichos son dispositivos biestables sincrdnicos, es decir, las salidas no cambian inme- ramente se registra un cambio en sus entradas, sino un tiempo después, fijado por una seftal de reloj. Unicamente entonces Se manifiestan los cambios en la salida. La ldgica sincrénica de los flip-flops se utiliza, virtualmente, en todos los sistemas digitales avanzados (registros, contadores, memorias, etc.) y pre- genta varias ventajas notables. La primera, y mis importante, es que imprime un orden al proceso, puesto que toda transferencia de informacién se realiza bajo el control de una sefial maestra de reloj. Deeste modo, se evitan una serie de problemas como oscilaciones pardsitas, condiciones de carre- ra, sensibilidad al ruido, estados ambiguos y otros, 240 que son tpicos de los sistemas asinerdnicos. Estas situaciones las trataremos més adelante. Los flip-flops, como la mayoria de dispositivos légicos Sincrénicos, responden a uno de los flancos de la sefial de reloj. Esta caracteristica elimina la necesidad de recurrir a resistencias y condensadores para detectar el flanco de subida o de bajada de una sefial Igica, como sf debe hacerse cuando se utilizan flip-flops R-S asincrénicos (ver figura 385). En esta leccién compararemos las caracteristicas de los flip-flops asinerénicos y sincrénicos, estudiaremos los principales tipos de flip-flops y aprenderemos @ utilizarios eficientemente. En la proxima lec- cién conoceremos las técnicas que se utilizan para disefiar circuitos secuenciales basados en estos dispositivos. eh flops son los bloques constructivos basicos de las memorias semiconductoras de lectura y.escritura (RAM) y de toda una variada gama de FLIP-FLOP or WASTER SLAVE (Esclavo) habilitado. En el instante ty, Ia sefial de reloj se hace baja y el estado de las entradas So y Ro se transfiere a las salidas Q y Q del esclavo. Como resul- ‘ado, el flip-flop pasa Ia condicién SET, es decir y En el instante ts, la sefial de reloj se hace alta y el estado de las entradas S y R del maestro se transfiere a las entradas So y Ro del esclavo, Por consiguiente, So=0 y Ro=1.El estado previo de las salidas Q (1) y Q (0) no se altera porque el esclavo esté inhibido. En el instante ty, la sefial de reloj se hace baja y el estado de las entradas So y Ro se transfiere a las satides Oy O. Como resltado, el flip-flop pasa a la condicién RESET, es decir Q=R=0 y Q=S=1. En el instante ts, el circuito se encuenira’en las mismas condiciones iniciales en que se encontraba en el instante ty y, por tanto, se repite la misma secuencia. ©.Simbolo légico Entrada D. Diagramade temporizacién Qo, So Go, Ro Observe que las salidas Q y G cambian de estado tinicamente cuando la seftal de reloj realiza una transicién negativa, es decir, pasa de alto a bajo, Se necesitan dos pulsos completos de reloj para que la salida pase de un estado al otro y retorne al estado inicial. En otras palabras, la frecuencia de salida ser siempre la mitad de la frecuencia de entrada. En el flip-flop T no se presentan estados prohibidos Conectando varios flip-flops T en cascada se obtiene un divisor de jreciencia de varias etapas. En [a figura 401, por ejemplo, se muestra un circui- to que utiliza tres flip-flops T para proveer factores de divisi6n de frecuencia de 2, 4 y 8. La sefial de entrada se aplica al primer flip-flop y la salida de cada uno actiia como entrada de reloj del siguiente. En la figura 402 se muestran os diagramas funcionales de algunos divisores de frecuencia con flipflops T disponibles como circuitos integrados. Todos responden a flancos de bajada. El 4020B es CEKIT- Curso préctico de electronica digital 247Divisores de frecuencia con flip-flop T de 14 etapas, el 4024B es de 7 etapas y el 4040B es de 12 etapas. Un alto en la linea RESET hace bajas todas las salidas. Los divisores de frecuencia se estudian en detalle en la leocién 24 de este curso. Flip-flop tipo D El flip-flop D (del inglés data: datos) se obtiene a partir de un flip-flop maestro/esclavo conectando un inversor entre las entradas $y R, como se muestran la figura 403. El dato presente en la entrada D se trasfiere a la salida Q cuando se activa la sefial de reloj. Esta caracterfstica lo hace muy itil en memo- ras y registros de datos y de desplazamiento. En el Alipflop D no se presentain estados prohibidos. Como resultado de 1a inclusién del inversor, las entradas R y S tienen siempre estados opuestos. Pa- ra llevar el flip-flop a la condicién SET (Q=1, Q-), debe aplicarse un 1 a la entrada de datos (D) } para levaro ala condicion RESET (Q=0, Q=I) de- aplicarse un 0 a la misma, En otras palabras, la salida siempre asume el estado de la entrada cuando la sefial de reloj es activa. Esta es la razén por la cual se dice que el dispositive es trasparente. El disparo de un flip-flop tipo D se puede producir por nivel (positivo 0 negativo) 0 por flancos (de subida o de bajada), dependiendo del disefto. En la figura 404 se resume la diferencia entre los cuatro modos posibles de disparo de un flip- flop D y, en general de cualquier flip-flop sincronico. Como vimos al comienzo de’ esta leccién, en un flip-flop disparable por nivel, el circuito res: ponde cuando la sefial de reloj es alta (disparo por nivel positivo) o baja (disparo por nivel negativo), En un flip-flop disparable por flanco, la accién de_almacenamiiento del circuito ocurre cuando Ja sefial de reloj realiza una transicién de bajo a alto (disparo por flanco de subida) o de alto a bajo (isparo por flanco de bajada). Esta convencién es vlida para cualquier tipo de flip-flop sincrénico. Divisores de frecuencia integrados representativos 8.40208 8.40248 . 40408 (16 pines, 14 etapas) (14ppinos, 7 tapas) (18 pines, 12etepas) Yop (3v-18v) Vop (av-18v) ar (2) as (716) 0s (182) 28 (ves) a7 (26) a8 (1256) a9 (1512) or" Q10 (9024) zap ‘art (2048) ‘a2 (14096) 213 (#8192) 014 (116394) a1 (va) a2 4) as (a) as (16) 0s (132) 28 (164) a7 528) a8 (1256) 9 (512) aro 1028) a1 (W208) 12 (#4096) ai 2) @2 (tay a3 8) as (16) 9s 192) 08 (64) a7 (1128) ok ( Fig. 02Flip-flop tipo D B.Simboto légico A. Circuito légico ssimplificado 4 CLK: Entrada de reloj cLk D: Entrada de datos Q,5: Salidas ©. Tablas de verdad Disparo por nivel negativo Disparo por nivel positivo Disparo por flancos de bajada Disparopor flancos de subida X: No importa (puede ser 06 1) D. Diagramade temporizacién NN: Disparo por nivel F: Disparo por flanco Un flip-flop D se puede converiir facilmente en un flip-flop T conectando la salida Q a la entrada D, como se muestra en la figura 405. En este caso, la entrada de reloj actia como la entrada de toggle (T) del flip-flop. La salida Q cambia de estado con cada pulso de reloj y la frecuencia de salida es la mitad de la frecuencia de entrada. La operacién de un flip- flop T se resume en la figura 400. Modos de disparo del flip-flop D ‘A Por nivel positivo B.Pornivelnegativo 2c ie C.Portianco de D.Porflanco de sublda bajada eerie se crf lop D configurado como filp-flop T Entrada e pulsos pusetpn No todos los flip-flops tipo D disparables por flancos 0 por nivel se obtienen usando la estructura maestro esclavo. En la figura 406 se muestran dos ejemplos. El circuito A se dispara con los flancos Gesubiga del reloy se ealiza con tes cerrojs biestables tipo NAND. El circuito B responde cuando la sefial de reloj es alta y se realiza a partir de un flip- flop R-S sincrénico. Otros flip-flops tipo D CEKIT- Curso préctico de eleetrénica digital 249Circuitos integrados con flip-flops tipo D Existen varios circuits integrados TTL y CMOS aque ineomporan, en una misma cépsula, dos © més flip-flops tipo D. Los siguientes son algunos ejemplos. Los dispositivos de las series 40 y 74C sonde tecnologia CMOS y operan con tensiones entre +3V y +18V mientras que los de las series 74 y TALS son de tecnologia TTL y operan a +5V. 7474, TACT4, T4LS74, Cada uno de estos chips (figura 407) incorpora, en una misma cépsula de 14 pines, dos flip-flops ‘tipo D independientes ccon entradas PRESET y CLEAR activas en bajo. Los cambios en las salidas Q y Q estén sincronizados con el flanco positivo de la sefial de reloj (CK). (C's 74074, 7474 y 74LS74 A Distribucién de pin 4013B. Este chip (figura 408) ora, en una misma capsula de 14 pines, dos flip-flaps D independientes con entradas PRESET (SET) y CLEAR (RESET) activas en alto. Los cambios de estado de has salidas Q y Q estén sincronizado con el flanco positivo de la seftal de reloj. En condiciones normales (operacién sincrénica) las entradas SET y RESET deben ser bajas. Si estas dog Iineas son aléas al mismo tiempo, las salidas Q y Qsse hacen ambas altas (estado prohibido). Otros chips que contienen varios flip-flops tipo Den una misma cépsula son los siguientes: 250 RESET2 Fig. 408 T4C173, 74173, T4LS173. Cuatro (4) _flip- flops D tri-state con CLEAR. Una linea comin de reloj. Dos:iineas de habilitacién. Sin salidas complementarias. 16 pines. 745178, 74C173, 74LSI7S, 40175B. Cua- two (4) flip-flops D’con CLEAR. Una entrada comin de relo}. Con salidas normales (sin negar) y comple- ‘mentarias (negadas), 16 pines. T4CI74, 74174, TALSI74, 40174B. Seis (6) flip-flops D con CLEAR. Una linea comiin de reloj ‘Sin salidas complementarias, 16 pines. 74LS273. Ocho (8) flip-flops D con CLEAR. Una Ifnea comin de reloj. Sin salidas complementarias. 20 pines. 74C374, 74LS374: Ocho (8) flip-flops D rri- state, Una \fnea comiin de reloj.” Sin salidas complementarias. 20 pines. ‘Todos estos chips se utilizan, principalmente, como registros de almacenamiento, es decir, para guardar cédigos o palabras de varios bits. Los regis- ttos de almacenamiento se estudian en la leccién 22, En el siguiente experimento practicaremos con el circuito integrado 4013B. Como vimos, este dispositive contiene dos flip-flops D con PRESET y CLEAR en una misma cépsula. Esta primera aproxi- maci6n préctica ala légica sincrénica es muy importante. Sigala con detenimiento.oat ‘VOR. Ew) Operacién de un flip-flop tipo D Objetivos + Analizar el funcionamiento de un flip-flop D sin- cerénico, tomando como ejemplo una de las dos sec iones del circuito integrado 4013B. + Verificar la funcién de las entradas asincronicas PRESET (SET) y CLEAR (RESET) de un flip-flop. + Comprobar la ocurrencia de estados ambiguos en unflip-flop operado asincrénicamente. + Derivar la tabla caracterfstica de un flip-flop D disparable por flancos de subida. Materiales necesarios. 1 Circuito integrado- 4013B (dos flip-flops D con PRESET y CLEAR). ICL 1 Resistencia de 10 KQ. Ri. 4 Monitores légicos (médulo EDM-1). D1-D4 4 Interruptores légicos (médulo EDM-2). S1-S4. 1 Baterfa alcalina de 9V con conector o una fuente regulada del mismo valor (kir CEKIT K10). VD. 1 Protoboard. Puentes varios de alambre telef6nico N? 22 6 #24, Descripeién del circuito de prueba En la figura E38 se muestra el circuito que utilizaremos en este experimento para comprobar la operacién de un flip-flop D, obtenido de una de las, secciones del circuito integrado 4013B (ICI). Los interruptores légicos $1 a S4 del médulo 2 controlan, en su orden, las entradas de datos (D, pin 5), reloj (CLK, pin 3), SET (pin 6) y RESET (pin 4). Los monitores I6gicos D1 a D4 del médulo 1 visualizan, en su orden, el estado de las entradas D (datos) y CLK (reloj) y de las salidas Q (pin 1) yQ (pin 2). Un monitor encendido indica la presencia de un nivel alto 6 1 légico en el punto de prueba y tun monitor apagado la de un nivel bajo 6 0 l6gico. La resistencia limitadora R1 es opcional Procedimiento Paso 1. Ame sobre el protoboard el circuito de la figura E38, Inserte cuidadosamente el_circuito integrado IC1 (4013B) y los médulos EDM-1 y EDM-2. Observe todas las precauciones de manipt- lacién de dispositivos CMOS. Al terminar el montaje, site los interruptores $1, $2, $3 y S4 en la po- sigién "0". De este modo, ‘todas las entradas del {flip-flop recibirin, inicialmente, un nivel bajo. Circuito de prueba del flip-flop D 4013B CEKIT- Curso préctico de electronica digital 251Paso 2. Encienda la fuente de alimentacién y observe 1o que sucede en los monitores D1 a Ds. No- tard que s6lo se ilumina D3 6 D4, indicando que una de las salidas del flip-flop es alta mientras la otra es baja. Los monitores D1 y D2 permanecen apa; porque las entradas de datos (D) y de relo} (CLK) son bajas. Paso 3, Para comprobar 1a funcién de la entrada asincrOnica RESET (pin 4), produzca un pulso positivo de reset, pasando momentdneamente S4 de la posicién "0"'a la posicién "1" y retorndndolo a la posicién "0". Observe lo que sucede en D3 y D4. Notard que D3 se apaga y D4 se ilumina, es decir, la salida Q se hace baja (0) y la salida Q se hace alta. Lo anterior sucede porque un alto en la linea RESET impone un bajo en la salida Q y un alto en 1a salida Q, sin importar el estado de lag entradas de datos (D) y de reloj (CLK). Esta es la forma de inicializar el flip-flop en la condicién RESET (Q=0). Consigne sus resultados en la tabla de la figura E39 Tabla caracteristica Dy] ax | s« paeelo,o s.d1)| saa] isa)_| S4)_|:03}104 Le] x | x | || ° 1 ° 1 ie & 1 o o 0 0 1 1 1 1. 0 ° X: Puede ser064 D°: Flanco de subida (transicidn de oa 1) “L : Flanoo de bajada (transicién de 120) } Fig. £39 Paso 4, Para comprobar la funcién de la entrada asincrénica SET (pin 6), aplique un pulso positivo de set, pasando momenténeamente $3 de la posi- cién "0 a la posicién "1" y retomdndolo a la po- sicién "0". Observe lo que sucede en D3 y Ds, No- tard que D3 se ilumina y Ds se apaga, es decir, la salida © se hace alta (1) y a salida Q sehhace baja. Lo anterior sucede porque un alto en la linea SET impone un alto en la salida Q y un bajo en la 252 salida Q, sin importar el estado de las entradas de datos (D) y de reloj (CLK). Esta es la forma de ini- Ghalizar ef flipflop en la condicion SET (O-1, ‘Q=0). Consigne sus resultados en la tabla de la figu” TAE39, Paso 5. Site $3 y S4 en la posicién "I" y observe Jo que ‘sucede en D3 y D4. Notaré que estos dos mogitores se encienden, indicando que las salidas Q y_Q_son ambas allas, Esta situacién ambigua (QO ocurre porque las entradas SET y RESET son activas (altas) al mismo tiempo. A continuacién, pase $3 a la posicién "0" y observe lo que sucede en D3 y D4, Notaré que D3 se apaga y D4 permanece iluminado. Esta_situacién indica que la salida Q es baja y la salida Q es alta, Lleve nuevamente $3 a la posicién "I" y pase Sé a la posicién "0". Observe lo que sucede en D3 y Dé. Notard que D3 permanece iluminado mientras Dé se apaga. Esta situacién indica que la salida Q es alta y la salida Q es baj Como conclusién, cuando las entradas SET y RESET son altas al mismo tiempo, resulta una con- dicién no permitida (Q=Q=1), La primera de estas entradas en hacerse baja determina ¢! estado final del flip-flop. En condiciones normales, las entradas SET y RESET deben estar siempre en bajo para que 1 dispositivo trabaje en forma sincrénica. Registre todos sus resultados en la tabla de la figura E39. Al terminar, retorne nuevamente todos los interruptores, desde $1 hasta S4, a la posicién ae Paso 6. Para comprobar la operacién sincrénica del flip-flop, sitée S1 en la posicién "1", El monitor Di debe iluminarse, indicando que la entrada D est recibiendo un nivel alto (1). A continuacién, aplique un pulso positivo de reloj, llevando el interruptor $2 de la posicién "0" a la posicién "I" y retor- néndolo a la posicién "0 Observe lo que sucede en D3 y D4. Notard que D3 se ilumina y Dé se apaga, indicando que la s lida Qe alta ¥ Ta saida © es baja A continus. cién, sitde $1 en la posicién "0" y aplique nuevamente un pulso positivo de reloj. Notaré que D3 se apaga y D4 se ilumina, indicando que la salida Q es baja y la salida Q es alta, Lo anterior sucede porque el flip-flop memoriza el estado de la entrada D cuando 1a sefial de reloj realiza una transicién de bajo a alto. Para ratificar esto tiltimo, sitée $2 en Ia posicién "I" y mueva altemativamente Si entre las posiciones °0" y "I", Notard que el estado de la salida Q no cambia, Re- gistre su resultados en la tabla de Ia figura E39.Flip-flop tipo J-K EL J-K (figura 409) es un flip-flop sinerénico con dos Iineas de entrada de datos (J y K), una entrada de reloj (CLK), dos entradas asincrénicas (PRE- SET y CLEAR) y dos salidas complementarias (Q y ©). Las entradas J y K se pueden manipular para poduci cualquier condicign de sala predecible 1 J-K puede también operar como T oD y es el ms popular de todos los dispositivos biestables. Flip-flop J-K. Simbolo légico PR, CLR: Entradas asincrOnicas En Ja figura 410 se muestra el circuito equivalente de un flip-flop I-K. El dispositivo se obtiene a partir de un flip-flop R-S maestro-csclavo acoplando, medianté las compuertas A y B, la salida Qala entrada § y la salida Q a la entrada R. Las entradas libresde ls compuertas de acoplamicnto se convierten en las lineas de datos J y K del flip-flop. Flip-flop J-K. Circuito equivalente El flip-flop J-K puede ser operado en uno cualquiera de ‘estos dos modos: sincrdnico y asincré- nico. En el primer caso, el estado de las salidas Q y Qadepende de las entradas J y K y esta sincronizado Con Ia sefial aplicada a la enirada de reloj (CLK). el modo asincrénico, el estado de las salidas Q y Jo establecen las entradas PRESET y CLEAR. En la tabla caracterfstica de la figura 411 se resume la operacién de un flip-flop J-K en el modo asincrénico, Se supone que la entrada de reloj (CLK) esté inactiva, Las entradas PRESET y CLEAR pueden ser activas en alto 0 en bajo, dependiendo Gel disefio, Por lo general, en CMOS, estas lineas son activas en alto, yen TTL lo son en bajo. Flip-flop J-K. Operacion asineronica A-EntradasPRy CLR activasenbajo B.Entradas PRy CLA ‘activasenalto *: Estados ambiguos (condici6n no permitida) Qo, Go: Estadas pravios (operacién sincrénica) Fig. 411 En el caso de un dispositivo con entradas activas bajas, la aplicacién de un bajo a la entrada CLEAR y de un alto a la entrada PRESET hace forzosamente baja la salida Q mientras que la aplicacién de un bajo a la entrada PRESET y de un alto a la entrada CLEAR la hace forzosamente alta, En el caso de un dispositive con entradas activas altas, la aplicacién de un alto a la entrada CLEAR y de un bajo a Ia entrada PRESET hace forzosamente baja I silida Q micntms que la ap cacién de un alto a la entrada PRESET y de un bajo a Ja entrada CLEAR la hace forzosamente alta. La salida complementaria Q opera en forma contraria, Cuando las entradas PRESET y CLEAR son activas al mismo tiempo, el dispositivo opera ernitica- mente porque no sabe que hacer: el resultado final es impredecible. En presencia de la sefial de reloj (operacién sincrénica), las entradas PRESET y CLEAR deben estar inactivas. La principal aplicacién del modo asinerdnico es inicializar las salidas del flip-flop en un estado conocido, Como vimos en la leccién 15, esto es particularmente importante cuando se aplica potencia por primera vez a un circuito, La operacién asincrénica se utiliza también para cargar registros y contadores, con cantidades especificas antes de comenzar una nueva operacién. En la tabla caracteristica de la figura 412 se resume la operacién de un flip-flop J-K en el modo sincrénico. Las entradas PRESET y CLEAR deben CEKIT- Curso prictico de elecrinica digital 253Flip-flop J-K. Operacién sincrénica ‘A Disparopertlancos B.Disparoporfiancos “Es Flanco de bajada (transicién de 1 20) fF :Flanco de subida (transicién de 0.a1) Qo, Ge: Estado previo (no cambia) co: Tope coin ol estat prove) estar inactivas para que el dispositivo desarrolle su J6gica sincrénica normal. El flip-flop puede estar sincronizado con los flancos de subida 0 de bajada dela sefial de reloj (CLK), dependiendo del diseito. Las entradas sincrénicas J y K son, normalmente, activas en alto y determinan el estado de salida resultante después de 1a aplicacién de la sefial de reloj. Especificamente, un alto en la Iinea J, con la entrada_K en bajo, lieva la salida al estado SET (Q=1, Q-0). Asi mismo, un alto en la linea K, con Ja Minea J en bajo, lleva la salida al estado RESET (Q=0, =D. Cuando las entradas J y K son ambas bajas y se aplica la sefial de relo}, nada sucede: el estado previo de las salidas Q (Qo) y (Oo) ‘se mantiene, es decir, no cambia. Se dice, entonces, que el flip-flop std operando en el modo de retencién (hold). Cuando las entradas Jy K son_ambas altas y se aplica la sefal de reloj, ocurre algo interesante: Jas salidas Q y Q cambian de estado. Es decir, el flip-flop _pasa'del estado set (Q=1, Q=0) al de RESET (Q=0, Q=1) 0 viceversa. Se dice, entonces, gue el fp flop ex operando ene modo basculane (toggle). El diagrama de temporizacién de Ja figura 413 resume la operacién del flip-flop J-K en el modo sinerénico. En este caso, se supone que ¢l dispositivo responde a los flancos de bajada de la sefial de reloj y que las entradas asincrénicas (PRESET y CLEAR) estan inactivas. En operacién sincrénica, el IK no presenta estados ambiguos. El flip-flop JK se utiliza ampliamente en registros de almacenamiento, registros de desplazamiento, contadores de pulsos, divisores de frecuencia y otras aplicaciones secuenciales que analizare- 254 Flip-flop J-K. Diagrama de temporizacion mos en lecciones posteriores. Una de las principales razones de su popularidad radica en que puede adaptarse fécilmente para operar también como flip- flop T oD En la figura 414 se indica la forma de obtener un flip-flop T (toggle) a panir de un flip-flop J-K. Este modo de operacién se logra conectando las entradas J y K a un nivel alto y manteniendo las entradas PRESET y CLEAR inactivas. El estado de la salida (Q) cambia cada vez que la sefial de reloj (CLK) realiza una transicién de alto a bajo. Flip-flop T con flip-flop J-k FikaWielod Acebeotghsb 2eoa (2) PR, CLR: Activas on bajo Fig, 414 El circuito de la figura 414 es, intrinsecamente, un divisor de frecuencia: se necesitan dos pulsos completos de reloj para producir un pulso completo de salida. Es decir, la frecuencia de salida es la mitad de la frecuencia de entrada: in/2 En este caso, Foy ¢s Ia frecuencia de Ia sefial disponible en la salida Q y Fig la frecuencia de lasefial aplicada a la entrada de reloj (CLK). Por ejemplo, sila frecuencia de reloj es 1 KHz, la frecuencia de Salida sera 500 Hz. Conectando varios flip-flops T en cascada se obtiene una cadena de divisores de frecuencia, como se explicé en una secci6n anterior (ver pagina 248). El flip-flop J-K configurado como toggle, ade- més dé Ia divisin de frecuencia, se puede también utilizar en otras aplicaciones, por ejemplo, para memorizar altemativamente la accién de onloff de un pulsador: cada vez que se acciona el interruptor, la carga controlada por el mismo (un motor, una lém- para, etc.) se energiza o se desenergiza. En la figura 415 se ilustra la forma de obtener un flip-flop D (dara) a partir de un flip-flop J-K. Este modo de operacién se logra conéctando un inversor entre las entradas J y K y utilizando J como Iinea de datos (D), Nuevamente, las entradas PRE- SET y CLEAR deben estar inactivas. La salida Q adopia el estado de la entrada J cada vez que la sefial de reloj realiza una transicién de bajo a alto. Flip-flop D con flip-flop J-K PR, CLR: Activas en alto 9, En esencia, un J-K funciona como un flip-flop T cuando sus entradas son ambas altas y como un flip-flop D cuando las mismas tienen estados diferentes. Siempre que utilice un flip-flop en el modo sincrénico, mantenga desactivadas las entradas PRESET y CLEAR para evitar que el dispositivo se dispare por ruido y produzca una respuesta falsa, No todos los flip-flops J-K se implementan utilizando el principio maestro/esclavo. En la figura 416, por ejemplo, se muestra el circuito de un flip- flop J-K, con entradas asincrénicas construido a pant de ‘un flip-flop R-S sincrSnico. El dispositive desarrolla su l6gica normal cuando la sefial de reloj es de nivel alto. Las lineas PRESET y CLEAR son activas en bajo. Fiip-flop J-K disparable pornivel Circuitos integrados con flip-flops J-K Existen varios circuitos integrados TTL y CMOS que incorporan, en una misma cépsula, dos © més flip-flops tipo J-K. Los siguientes son algunos ejemplos. Nota: Los dispositivos de las series 74 y 74LS operan a +5V y los de las series 40 y 74C con tensio- nesentre +AV y +H15V, 7473, 74C73, 74LS73. Todos incorporan, en una misma c&psula de 14 pines, dos flip-flops -K M{S independientes con clear y salidas complementarias (figura 417). La linea CLEAR es activa en bajo y la transferencia de informacién se realiza con los flancos de bajada de la sefial de reloj, La ten- sién de alimentacién se aplica entre los pines 4 (Vee) y 11 (GND). C's 7473, 74C73 y 74LS73 CEKIT- Curso pricico de elecrénica digial 2557476, 74C76, 74LS76. Todos incorporan, en una misma capsula de 16 pines, dos flip-flops J-K. Circuito integrado 4027B ‘M/S independientes con preset, clear y salidas com- ‘A Distribucion de pines plementarias (figura 418). Las linéas PRESET y CLEAR son activas en bajo y la transferencia de ines von (sv-1ev) formacién se realiza con los flancos de bajada de la sefial de reloj. La tensién de alimentacién se aplica we entre los pines 5 (Vcc) y 13 (GND). cuKe RESET2 Cl's 7476, 74C76 y 74LS76 kK ‘A. Distribucion de pines 2 rcuito integrado 40958 A.Distribuctén de pines Ne. Ypp RESET. seT a cu 4027B. Incorpora, en una misma cépsula de 16 pi- " a nes, dos flip-flops J-K M/S independientes con preset, clear y salidas complementarias (figura 419). 8 ko Las Iineas PRESET (SET) y CLEAR (RESET) son ac- a me tivas en alto y la transferencia de informacién se realiza con los flancos de subida de la sefial de GND Q reloj. La tensién de alimentacién se aplica entre los, pines 16 (Vpp) y 8 (GND). 409SB. Incorpora, en una cépsula de 14 pines, un flip-flop J- MUS’ gatillado con preset, clear y sa- Tidas complementarias (figura 420). Las lineas PRE- SET (SET) y CLEAR (RESET) son activas en alto y Ja tansferencia de informacién se realiza con los flancos de subida de la sefial de reloj. La tensién de alimentacién se aplica entre los pines 14 (VDD) y 7 (GND). NO: No conectado: La caracteristica de gatillado propia del circuito se refiere al hecho de que los estados finales de las, 256entradas J y K son el resultado de 1a operacién AND entre tres posible entradas J. (1, 32 y 33) y tres posibles entradas K (Ki, K2 y K3) respectivamente. Es decir: J=JieJ2-33 K = KieK2K3 Por ejemplo, si las entradas J son altas y una de las entradas K es baja el dispositivo se comporta como un flip-flop J-K con J=1 y K=0. Esta con- Gicion pracuce un af en Ia sada Q y un bajo en la salida Q después de aplicar la sefial de reloj. Otros chips que contienen uno 0 més flip-flops 1K en una misma c4psula son los siguientes: 74107, 74C107, 74LS107. Dos flip-flops. 1K independientes, cada uno con clear ‘y salidas co plementarias. Disparable por flancos de bajada. Li- nea CLEAR activa en bajo. 4096B. Un flip-flop J-K gatillado con tes entradas J (1, J2, 33), tres entradas K (Ki, K2, K3), dos entradas asincrénicas (SET, RESET) y dos salidas complementarias (Q, Q). Disparable por flancos de subida, Lineas SET y RESET activas en alto. La misma distribuci6n de pines del 4096B. 14 pines. 7418102. Un flip-flop J-K gatillado con tres entradas J (i, J2, J3) y 3 entradas K (K1, K2, K3), dos entradas asincrénicas (PRESET y CLEAR) y dos salidas complementarias (Q, Q). Disparable por flancos de bajada. Lineas PRESET y CLEAR activas en bajo. En el siguiente experimento practicaremos con el circuito integrado TTL 74L873. Como vimos, este dispositive contiene dos flip-flops J-K maestro esclavo independientes con una sola entrada asincré- nica (CLEAR) y dos salidas complementarias. Los datos de las entradas J y K se procesan durante los flancospositivos dela ef de ely e tansfieren procesados a la salida durante los flancos negativos. Los flip-flops, asf como las compuertas que los forman,’ son_ los ‘bloques constructivos basicos de sistemas digitales mas complejos como contadores, registros, memorias, arreglos ldgicos programables (PLA's), microprocesadores, etc. Por esta razén, ¢s importante familiarizarse con sus caracteristicas individuales para utilizarlos eficientemente. Este experimento le permitird reafirmar sus conceptos. Obtendremos la sefial de reloj de un generador de pulsos Spore en forma de kir bajo la referencia K3 de CEKIT. En cualquier sistema sincrénico, para conseguir el efecto deseado, 1a sefial de reloj debe ser perfectamente limpia, con flancos de subida y de bajada ripidos y bien definidos. Operacién de un flip-flop J-K Objetivos + Analizar el funcionamiento dindmico de un flip- flop -K sincrénico TTL alimentado por un tren de ;pulsos, tomando como ejemplo una de las dos sec- Ciones del circuito integrado 74LS73. + Verificar el funcionamiento del dispositivo en los modos sinerénico y asincrénico, observando en particular su operacién como divisor de frecuencia. + Familiarizarse con la utilizacién de un generador de pulsos de frecuencia variable, disponible en forma de kit, Materiales necesarios 1 Generador de pulsos de frecuencia variable (kit CEKIT K3).* 1 Circuito integrado 74LS73 (dos flip-flops J-K de disparo negativo con clear). 1C2: 1 Resistencia de 1 KQ. R6. 4 Monitores légicos (médulo EDM-1). D1-D4. 3 Interruptores l6gicos (médulo EDM-2). $1-$3. 1 Fuente regulada de SV/LA (kit CEKIT K11). 1 Protoboard. Puentes de alambre telefGnico N® 22 6 N®24. (*) Nota: El kit CEKIT K3, conocido comiin- mente como " Luces de Velocidad Variable", consta de los siguientes componentes (no se mencionan la tarjeta de circitoimpreso y otros nccesorios incl- dos en paquete completo). 1 Circuito integrado 555. IC1 1 Resistencia de 6.8 KQ. Ri. 1 Resistencia de 1 KQ. R2. 2 Resistencias de 220 Q. R3, Ra. 1 Potenciémetro de 100 KQ. Rs. 1 Condensador electrolitico de 10 LF/16V. C1. 2 Diodos emisores de luz. LED 1, LED 2. Descripcién del circuit de prueba En la figura E40 se muestra el circuito que utilizaremos en este experimento para comprobar la ‘operacién del flip-flop J-K 74LS73. La sefial de reloj proviene ‘de un kit generador de pulsos usted mismo puede armar sobre su protoboard 0 adquirir comercialmente, El circuito detallado del kit K3 se muestra en la figura E41. Los estados de las entradas J y K y de las salidas Q y Q se visualizan mediante los monitores D1 CEKIT- Curso priciico de electrénica digital 257Circuito de prueba del flip-flop J-K 74LS73 a Dé del médulo 1. La programacién de las entradas Jy K se realiza mediante los interruptores légicos Si y $2 del médulo 2 y la activacién © desactiva- cid de la linea de borrado (CLEAR) mediante el interruptor $3 del mismo médulo. Procedimiento Paso 1. Arme sobre el protoboard el circuito de la figura E40, Observe que la tensi6n de alimentacién Méduio EDM-1 ‘Médulo EDM-2 del circuito integrado 74873 se aplica entre los, pines 4 (+5Y, positive) y 11 (GND, negativo), No olvide alimentar adecuadamente los médulos EDM- Ly EDM-2 y el generador de pulsos. Si no utiliza este titimo en forma de Ait, arme también sobre el rotoboard el circuito correspondiente (figura E41). Al terminar el montaje, sitie el control de frecuencia del generador de pulsos (RS) en una posi- isn intermedia y los interruptores del médulo 2 (S1- $3), en la posicién "0", De este modo, las entradas J, Ky CLR recibirdn un nivel bajo, es decir, un 0 l6gico. Antes de encender la fuenie, revise bien todas las conexiones y corrija posibles errores. Paso 2. Encienda la fuente de alimentacién. Los LED del generador deben iluminarse alternativamente, indicando la presencia de pulsos. El LED I prende cuando la seital de reloj es baja y el LED 2 cuando es alta, Moviendo el potencidmetro RS de un lado al otro, varia la velocidad del parpadeo. Observe lo que sucede en los monitores D3 D4. Notard que D3 se apaga y Dé se ilumina, indicando que la salida Q es baja y la salida Qes alta. Cambie los interruptores $1 y 52 de una posicién a otra. Notard que esta situacién no cambia, es decir, la salida Q se mantiene baja y la salida Q alta.Lo anterior ocurre porque el_interruptor_S3 activa Ja entrada CLEAR con un nivel bajo, Esta condicién impone forzosamente un bajo en la salida Qy unalto en la salida Q, sin importar el estado de las entradas J y K. El flip-flop opera asincrénica- mente, Al temminar, sitée nuevamente $1, $2 y $3 en la posicién "0". La salida Q debe seguir en bajo Paso 3. la operacién sincrénica del dispositivo. De este modo, la entrada CLR recibird un nivel alto. Observe Jo que sucede en los monitores D3 y D4. Notard que D3 permanece apagado y D4 se maitiene iluminado, indicando que la salida Q es baja y la salida Q alta Sinde $3 en la posicién "1" para habilitar Lo anterior sucede porque, con J=0 y K=0, el dispositivo retiene el titimo dato almacenado, en este caso un 0, impuesto por la activacién de Ia Kinea CLEAR en el paso anterior. Paso 4. Sittie $1 en la posicién "1" para aplicar un alto a la entrada J y observe lo que sucede en los monitores D3 y D4. Notard que D3 se ilumina y Dé se apaga, indicando que la salida Q es alta y la salida Q es baja, Retorne nuevamente $1 a ia posi cidn "0", Notard que el estado de las salidas no cambia, es decir, Q sigue alta y Q sigue baja. Lo anterior sucede porque, con J=l y K=0, se programa la condicién SET del flip-flop, es decir, se leva la salida Q al estado alto (1) y la salida Q al estado bajo (0). Al retornar estas entradas a sus'estados originales (J=0, K=0), el dispositivo retiene el diltimo dato almacenado, en este caso un 1 légico Paso 5. Sine $2 en la posicién "1" para apticar un alto a ia entrada K y observe lo que sucede en los monitores D3 y D4, Nowra que D3 se apaga y Ds se ilumjna, indicando que la salida Q es baja y la salida Q es alta. Retome nuevamente $2 a la posicién ~ Notard que el estado de las salidas no cambia, es decir, Q sigue baja y Q sigue alta. Lo anterior sucede porque, con J=0 y K=1, se programa la condicidn RESET del flip-flop, es decir, se lleva Ia salida Q al estado bajo (0) y la salida Q al estado alto (1). Al retomar estas entradas a sus estados originales (J=0, K=0), el dispositivo retiene el tiltimo dato almacenado, en este caso un 0. Paso 6, Sitie tanto $1 como $2 en la posicién "1" para aplicar, al mismo tiempo, un alto en las entradas J y K, Observe lo que sucede en D3 y D4. Notard qué estos monitores se encienden y apagan alternativamente, indicando que las salidas Q y Q estin cambiando de estado: cuando Q es baja, alta y viceversa. Lo anterior sucede porque, con Jol y Ke el J K se convierte en un flip-flop T (toggle) y las salidas cambian de estado cada vez. que se aplica la se- aal de dsparo, Compare el parpadeo de los moni, res D3 y D4 del médulo 1 con el de los LED del generador de pulsos. Notaré que cada vez que se apaga e] LED 2 y se ilumina el LED 1, los monitores D3 y D4 cambian de estado. Puesto que el LED 1 se ilumina cuando Ia sefial de reloj es Baja y el LED 2 cuando la sefial de reloj es alta, se deduce que el cambio de estado de las salidas'Q y Q se realiza durante las transiciones negativas (de 1 a 0) de la seital de reloj. En otras palabras, el flip-flop responde a flancos de bajada. Observe también que los monitores D3 y D4 par- padean a una velocidad més lenta que los LED del generador de pulsos, Esto sucede porque la frecuencia de las salidas Q y Q es igual a la mitad de la frecuencia de la sefial de reloj. Sivie el potenciémetro Rs en varias posiciones y corrobore este resultado. wee Problemas en circuitos con flip-flops En los circuitos con flip-flops se presentan, bisicamente, tres tipos de problemas: 1, La salida Q no cambia al estado deseado cuando la sefal de reloj es activa. Esta situacién puede ser causada por un circuito integrado defec- twoso 0 porque Ia salida est en cortocircuito con uno de los terminales de alimentacin, 2, La salida se hace SET (Q=1) o RESET (Q-0) de manera aleatoria, Esta situacién puede ser causada porque las entradas asincrénicas (PRESET y/o CLEAR) han sido dejadas al aire y se esté indu- ciendo ruido en ellas. Para evitar esto, las entradas no utilizadas deben conectarse a tierra (0) 0 al positivo (1), dependiendo de su nivel de inactividad. 3. La salida es correcta algunas veces ¢ incomrec- ta en otras. Esta situacién puede ser causada por un circuito integrado defectuoso o por violacién de los tiempos de establecimiento (T.) y de retencién (Ty) del dispositive, En la figura 421 se ilustran estos, conceptos, aplicados al caso de un flip-flop D disparable por flancos positivos 0 de subida. El tiempo de establecimiento (set-up time) es el tiempo minimo que debe transcurrir entre la apli- ‘eacion del dato de entrada y la aparicién del flanco ¢e disparo, E! tiempo de retencién (hold rime) es el tiempo minimo que debe transcurrir entre la desa- paricién del flancode disparo y cualquier cambio en el dato de entrada, Este ultimo debe permanecer constante durante estos intervalos. (Contintia en la pégina 262) CEKIT- Curso prictico de eectrénica digital 258En esta actividad finalizaremos el ensamble del médulo 3 instalando en la tarjeta de circuito impreso del mismo el circuito integrado 4011B. La funcién de este chip (figura A21, pagina 212) es suministrar las compuertas NAND que forman el circuito eliminador de rebote del pulsador $1. Soldaremos tam- bign los terminales de conexién del médulo. Como vimos en la actividad préctica N® 13 (pé- gina 212), tres (3) de las compuertas del 4011B (A, B y D) forman un latch trasparente que enmas- cara los pulsos de ruido originados durante el perfodo de rebote del pulsador $1. La cuarta compuerta (C)es un inversor que se puede emplear para complementar sefiales logicas. Su uso es opcional, Los circuitos eliminadores de rebote se estudian en detalle en la lecci6n 19 (ver figura 379, pagina 236). La descripcin completa del médulo 3 se realiza en la segunda parte de esta actividad. En la misma, realizaremos la prucba del sistema, utilizando tun circuito de visualizacién sencillo. ‘Componentes necesarios 1 cireuito integrado 4011. ICL 1 circuito impreso CEKIT EDM-3. 7 pines de conexién.* Herramientas: cautin, pinzas, cortafrfos, soldadura, * Nota: Los pines de conexién puede obtenerlos de terminales sobrantes de LED 0 de resistencias, de 1a misma forma como se hizo con los dos mé- dulos construidos hasta el momento. Procedimiento Paso 1, Tome el circuito integrado 4011B (IC1) ¢ insértelo con firmeza en la base de 14 pines de la tarjeta EDM-3, como se muestra en la figura A24. Oriente el chip de modo que la ranura quede mirando hacia el pulsador SI y el punto (+) coincida con la marca (+) grabada sobre Ia tarjeta. Siga las mismas recomendaciones de la actividad prictica N° 7 (pagina 107, paso 1). Paso 2. Tome los 6 terminales de conexién e instdlelos en la tarjeta de circuito impreso EDM-3, por el lado del cobre, como se muestra en la figura A25. Una vez soldados, cértelos todos a una misma longitud (1 em 0 menos). Proceda de la misma forma como lo hizo en las actividades pricticas N? 5 (pagina 70) y N? 12 (paginas 191 y 192), 260 Jor 40118 “Tarjota EDM-3 La identificaci6n de cada uno de los pines de conexidn es la siguiente: Pin # 1 (A): Entrada del inversor auxiliar. Pin # 2 (A): Salida del inversor auxiliar. Pin # 3 (+V): Terminal de alimentacién (positivo). Pin # 4 (IN EXT): Entrada externa de disparo. Pin # 5 (Q): Salida normalmente alta (invertida). Pin # 6 (Q): Salida normalmente baja (no invertida) Pin #7 (GND): Terminal de referencia (tierra). En la segunda parte de esta actividad explicare- ‘mos en detalle la funcién de cada pin y realizaremos Ja prueba del médulo. Este circuito es muy itil y lo ‘emplearemos frecuentemente en los experimentos que siguen del curso y siempre que necesitemos disponer de pulsos sencillos, libres de rebote.ACTIVIDAD PRAC Prueba de! médulo 3: Pulsador l6gico sin rebote. En esta segunda parte de 1a actividad 16 describiremos en detalle Ia operacién del médulo 3, haciendo especial énfasis en sus caracteristicas, y ve- rificaremos experimentalmente el funcionamiento del mismo. El circuito de prueba utiliza también los médulos EDM-1 y EDM-2, construidos en actividades anteriores. Componentes necesarios 1 médulo EDM-1 (4 monitores l6gicos). 1 médulo EDM-2 (4 interruptores iégicos). 1 médulo EDM-3 (1 pulsadorlico). 1 resistencia de 100 KQ. Rs. 1 protoboard. {pila alealina de OV, una fuente de 9V (kis CEKIT K10) 6 una fuente de’SV (kit CEKIT K11). Puentes de alambre telefénico N? 22.6 N? 24. Herramientas: pinzas, cortafrios. Descripcién del circuito de prueba En la figura A25 se muestra el circuito que utilizaremos para probarel funcionamiento del médulo 3. Este tltimo puede considerarse formado por dos secciones: un Jaich y un inversor. La entrada del latch es el pin #4 (IN EXT) y las salidas son los pines #6 (Q) y #5 (Q). La entrada del inversor es el pin #1 (A) y su salida es el pin #2 (A). La tensién de alimentacién del médulo (9V, en este caso) se aplica entre los pines #3 (+V,positi- yo) y #7 (GND, negativo). En general, el circuito puede operar con tensiones de alimentacién desde +3V hasta +18V. Normalmente, la salida Q es baja y 1a salida Q es alta. Cuando se acciona ¢l pulsador $1 incorporado, las salidas cambian de estado, es decir Q se hace’alta y Q se hace baja. Al liberar el pulsador, Jas salidas etornan a sus estados originales. El pulsador Si puede sustituirse por un interruptor exter- ‘no conectado entra el pin #4 (IN) y tierra, Los monitores D1 y D2 visualizan, en su orden, elestado de las salidas Q y Q del latch y el monitor D3 el de la salida A del inversor. El interruptor S2 controla extemamente el estado de la entrada IN EXT yl interruptor $3 el de la entrada A. Procedimiento Paso 1. Arme sobre el protoboard el circuito de la figura A25. Inserte con cuidado los tres médulos y realice las conexiones indicadas. Antes de conectar Ja baterfa, site S2_y $3 (médulo 2) en la posici6n "L". De este modo, las entradas del latch y del inversor recibirén ambas un nivel alto. Paso 2. Conecte la baterfa. D2 (médulo 1) debe iluminarse y D1 y D3 deben permanecer apagados, indicando que la salida Qe al ja y as cee ye son bajas, Pase S3 a la posicién "0" y oprima el pulsador $1 (médulo 3). D1 y D3 deben iluminarse D2 debe apagarse, indicando que las salidas Q y A son aligs yr alia O's bale Libere $1 y retome $3 a la posicién "0". Pase $2. ala posici6n "0", Di debe iluminarse y D2 debe apagarse, indicando que la salida Q es alta y la salida Q'es baja. Esto sucede porque se estd aplicando un bajo a a la entrada (pin #4) del circuito, Si el circuito trabaja tal como se ha descrito, el médulo 3 est en perfectas condiciones. Si no es asf, revise bien todas las soldaduras y asegurese de qué todos los componentes estén en su lugar, Busque soldaduras frias, trazos de cobre abiertos 0 en cortocircuito, componentes defectuosos, etc. Circuito de prueba del modulo 3 CEKIT- Curso prdctica de elecwrénica digit 261Consideraciones de tiempo ‘A. Tiempo de establecimiento (Ts) oat Dato do pee entrada + Ts B. Tiempo de retencién (Th) ‘ ota (Cs Si el dato de entrada cambia cuando el flanco de disparo esté muy préximo a Megar o recién ha desa- pparecido, la salida del flip-flop puede 0 no alcanzar lestado de salida deéseado, La tabla de la figura 422 relaciona los valores tipicos de T, y Th de algunos flip-flops D y J-K comunes. ‘Valores tipicos de Ts y Th [ rasrs [p | 2sns [ons | | sor08 | 0 [ ons [=ore | [rasre [ox | sna [ 5s | [aeons |=Ore | ra: nanosegundos (11ns = 10°? s) Fig. 422 En la préctica, los valores de Ts y Ty dependen de a temperatura, la tensién de Moctiaclon y del fabricante, entre otros factores, y varian de un circuito integrado a otro, incluso ‘dentro del mismo lote. Por estas razones, un flip-flop nunca debe trabajarse bajo condiciones marginales de tiempo. En los circuitos con flip-flop se pueden también presentar oscilaciones indeseables, derivadas de la aplicacién de pulsos de reloj muy estrechos 0 de pulsos de reset (clear) o set (preset) muy lentos, es decir, con tiempos de subida muy prolongados. 262 CIRCUITOS DE APLICACION Se presentan a continuacién algunos circuitos précticos construidos utilizando flip-flops de diferentes tipos. En estos proyectos, los flip-flops se emplean como memorias de un bit, divisores de frecuencia, interruptores de accién aitemnada (toggle), etc. En la préxima leccién se desarrollarin aplica: cciones més complejas empleando estos dispositivos. Juego electrénico de cara o cruz Elcireuito de a figura 423 simulaelectrénicamen- teel conocido juego de azar "cara ocruz” que se eje- cuta con las caras de cualquier moneda. El circuito consta de un oscilador astable con $55 y un flip- flop 1-K configurado como toggle con 7473. Los LED 1 y 2 visualizan, en su orden, el estado légico de las salidas Q y © del flip-flop y representan las caras de la moneda (cara y cruz). El juego se inicia pulsando el botén Si. En condiciones normales, las entradas J y K del ip-flop son bajas y el estado de la salida Q es 1 iA 0 ney efe aia, del resultado del juego anterior. Cuando se pulsa S1, las entradas J y K reciben ambas un alto y las ‘salidas cambian alternativamente de un estado al otro con cada pulso de reloj (modo toggle). Al liberar $1, las entradas J y K quedan conectadas nuevamente aun nivel bajo y el flip-flop retiene, en su salida Q, el diltimo estado. Este tiltimo 5 aleatorio y puede ser, indistintamente, un alto (cara) 6 un bajo (eruz) La salida © opera en form contraria, El cireuito se puede también utilizar para tomar decisiones del tipo "si" (cara) 0 “no” (cruz) cuando usted no sabe que hacer ante una determinada situa- cién. Interruptor automético de luces El circuito de la figura 424 enciende amomé- ticamente una o més limparas de potencia cuando alguien entra a un recinto y las apaga cuando sale, solucionandoasfun problema muy frecuente en ciertos almacenes y bodegas. Consta, bésicamente, de un latch 0 flip-flop R-S, y una etapa de potencia con relé. El /atch utiliza las cuatro compuertas NAND de un circuito integrado 4011B. Los interruptores que suministran las seffales SET y RESET a las entradas $ y R del Jatch se logran con sensores de presién colocados en el piso (ver pro- yeeto central N* 7), El sensor SET debe insalarse 2 la entrada del saldn y el sensor RESET desplazado unos centimetros hacia el interior.Juego electrénico cara o cruz Si alguien entra con las manos ocupadas (con pa- quetes, por ejemplo), pisa el sensor SET y lo activa, rovocando que Ia salida Q del latch se haga alta. tanto, el transistor QI se satura y acciona el re- 18. Como resultado, 1a kimpara se prende. ‘Cuando esa persona sale, activa el sensor RESET, la salida Q se hace baja, el transistor Qt se bloquea y el relé Se desenergiza. En consecuencia, la lém- para se apaga. Interruptor de luces activado por sonido El cireuito de la figura 425 activa una o més luces de potencia cuando se emite un sonido agudo y/o fuerte, por ejemplo, un grito, una palmada, etc. El pulse sonido asf generado se capta mediante un micréfono, se amplifica y se convierte en un pulso digital, Este iiltimo excita un flip-flop J-K conec- jo como flip-flop T (toggle) V6 7405 9 :Colector abiort Fig. 428 El amplificador IC1 (LM741) aumenta hasta 500 veces el nivel de la seiial captada por el microfono, dependiendo de la posicién de PI. Las resistencias R1-y R2 neutralizan los efectos dei ruido ambiental mientras los condensadores C3 y C4 ateniian otto tipo de ruidos 0 sonidos de baja frecuencia. La red formada por D1 y C4 es un detector de pico, Su funcién consiste en convertir a un nivel DC €l pulso de sonido suministrado por el amplificador. Este nivel de voltaje se compara en IC2 (LM 311) con un voltaje de referencia establecido por el potenciémetro P2. Si ha ocurtido un pulso de sonido, el comparador realiza una transicién de alto a bajo, la cual hace cambiar de estado el flip-flop 1C3 (74C73). La salida del flip-flop activa el Telé, encargado de controlar el estado de las luces. Cuando el relé se energiza, las limparas se iluminan y viceversa. Interruptor automatico de luces Sensores Presién Latch RS D1: 1N4004 6 similar CEKIT- Curso prdctico de electrénica digital 263Gananeia Hy Miréfono decrstal —2_—#AS. OME 4K cd uF Tnterruptor de luces activado por Sonido Lampara i 110 VAG ( _ Microfonos de cristal Un micréfono es un dispositive que convierte ‘ondas sonoras (voz, misica, etc.) en impulsos © sehales eléctricas, generalmente muy débiles. Existen varios tipos de micréfonos: de carbén, de condensador, electret, piezoeléctricos, mag” néticos, dindmicos, de cinta, etc. El micréfono utilizado en el circuito anterior €s del tipo piezoelécrrico o de cristal. En laf gura 426 se muestran el simbolo y la estructura interna de este dispositivo. Cuando la membrana vibra por efecto de las ‘ondas sonoras incidentes, sus vibraciones se trasmiten a la limina de cristal o ceramica y se convierten en impulsos eléctricos de voltaje, los ‘cuales aparecen entre los electrodos de salida. Este fenémeno se denomina "efecto piezoeléc- rico” (ver pagina 199). EI micréfono de cristal se caracteriza por su bajo costo, su buena impedancia de entrada y su alta sensibilidad. No debe trabajarse en am- bins hdmedos ni a temperaturas superiores a 264 Probador de transistores El circuito de la figura 427 chequea el estado de un transistor instalado 0 no en un circuito y determina si se trata de un dispositivo NPN 0 PNP. Con- siste basicamente de un oscilador astable CMOS y un flip-flop J-K 40278 configurado como toggle.Probador de transistores Las resistencias R3 y Ré polarizan el transistor bajo prueba, Este dtimo se conecta a los terminales E (emisor), B (base) y C (colector). Los LED Ds y 6 indican si el dispositivo es NPN o PNP o esti abierto o en cortocircuito. En el primer caso (NPN) parpadea Ds, en el se- indo (PNP) lo hace Ds y en el tercero (uniones E y BC abiertas) lo hacen altermadamente. Si las uniones BE y BC estan en cortocireuito, ninguno de los LED Ds 6 D6 se ilumina, Si los terminales de prucba E, B y C estén al aire o las uniones BE y BC del transistor estén abiertas gen cortocircuito, las salidas Q y Q cambian alternativamente de estado, Cuando QO Ort, se ilu. mina Ds y se apaga D6. Cuando Q=1 y Q=0, se ilumina D6 y se apaga Ds, y asf sucesivamente, ‘Como resultado, los dos LED continuamente, a una frecuencia igual a la mitad de la frecuencia del reloj. La resistencia RS limita la corriente de los LED a un valor seguro. Si se conecta un transistor PNP en buen estado a Ios terminales E, B y C, el LED Dé se iluminaré durante los ciclos de reloj que hacen alta la salida Q y permanecerd apagado en el caso contrario. Esta siltima condicién (Q-0, G=1) polariza directamente el transistor. Como resultado, el LED Ds queda en cortocircuito y el LED D6 queda inversa- Indicador de secuencia de fases Ti-T4: 23804 6 similar CEKIT- Curso prictico de clectrénica digital 265mente polarizado, Por esta razdn, ninguno de los dos LED prende, Si se conecta un transistor NPN sucede el efecto contrario, esto es, se ilumina Ds mientras Q=0 y Q1 y se apaga mientras Q=1 y ). Esta tiltima condicién polariza en directo el transistor, el cual conduce y cortocircuita D6. El LED Ds queda in- versamente polarizado. Silas uniones BE y BC del transistor estén ambas €n cortocircuito, niriguno de los LED Ds 6 D6 se ilumina, Si el transistor esté parcialmente en cortocircuito, DS y Dé se iluminan alternadamente. Indicador de secuencia de linea trifésica El circuito de la figura 428 resulta muy wil para determinar la secuencia de las fases R, S y T de una onda triffsica, Esta secuencia es muy importante, por ejemplo, para garantizar que un motor trifisico gire en la direccién correcta. La inversién del orden de dos fases causa que el motor gire en sentido contrario. La idea bésica se resume en Ia figura 429. Las tres fases tienen la misma frecuencia y la misma amplitud pero difieren en su fase, Cuando una de las fases (por ejemplo R) pasa por cero, la siguiente (S) es positiva y la otra (T) es negativa. Esta condicion se detecta en el circuito de la figura 429 utilizando un flip-flop D con sus entradas de datos y de reloj coniroladas por las fase Wy R. Cuando las tres fases se conectan 1 Ins entradas UVW en orden secuencial (RST, STR 0 TRS), se lumina el LED Dé, Cualquier ot orden (por ejemplo, RTS) provoca que se ilumine el LED D3. En cada cruce por cero del flanco de bajada de la fase R, el flip-fiop se dispara y trasfiere a su salida Qel bit (i 6 ) presente en su linea de datos D. Si la secuencia de fases es correcta, la entrada W es negativa y T1 se bloquea, aplicando un 1 a la entrada D. Por este motivo. el LED D4 se ilumina, ‘Onda trifasica RU) SM TH) ACTIVIDAD PRACTICA N Construccién del médulo Generador de pulsos de reloj. Primera parte (descripcion general) El médulo 4 de nuestro entrenador digital es un circuito que produce una sefial de reloj o tren de pulsos de frecuencia variable. Como sabemos, las sefiales de reloj se utilizan en los sistemas digitales pa- a sincronizar eventos y controlar la operacién de flip-flops, contadores, registros, etc. En la figura A26 se muestran el diagrama es- quemitico, el circuito impreso y la gufa de localiza- cin de componentes del médulo 4. Se trata, funda- mentalmente, de un oscilador astable construido alrededor de un circuito integrado S55, del mismo tipo explicado en la leccién 14, La resistencia R1, el potenciémetro R2 y el condensador extemo Cx’determinan los pardietros de Ja onda de salida disponible en el terminal de acceso marcado OUT (#3). El médulo puede operar con tensiones de alimentacién desde 3V hasta 18V, apli- ccadas entre los terminales #1 (+V) y #2 (GND). A partir de la préxima actividad iniciaremos el censamble paso a paso de este médulo. (CeKITLecei6n 21 Diseiio de circuitos secuenciales con flip-flops ++ Introduccion. + Disefio de circuitos divisores de frecuencia. + Diserio de circuitos secuenciales acoplades asincrénicamente. + Diserio de circuitos secuenciales acoplados sincr6nicamente. + Uso del mapa de Karnaugh en la simplificacién de circuitos secuenciales. + Ejemplos de diseio de aplicaciones. Introduccion En las lecciones anteriores se estudiaron las caracteristicas generales de los flip-flops _sincrénicos y asincrénicos mds comunes (R-S, M/S, T, D y J- K) y se describieron varios circuitos de’aplicacién representativos. En esta leccién aprenderemos a uti- izarlos como elementos de disefo. Segiin hemos visto, el flip-flop introduce, en un circuito digital, un elemento importantisimo como ¢s la "memorizacién" de eventos a lo largo de un tiempo determinado. Con el hecho anterior, el cir- ‘cuito digital adquiere mayor potencia l6gica y, por tanto, mayor funcionalidad. No sobra repetirlo: las posibles aplicaciones de circuitos con flip-flops. son muy amplis y van desde la sencilla celda de memoria de un bit que en- mascara el rebote mecénico de un interruptor hasta Ja gigantesca memoria RAM de un computador mo- demo, capaz. de almacenar varios millones de bits. Las lecciones 19 y 20. presentaron los elementos conceptuales basicos de los flip-flops. Ahora es el momento de iniciar las aplicaciones. Utilizando el concepto l6gico de lo que representa y puede hacer un flip-flop, usted podré disefiar y ajustar circuitos digitales de cualquier grado de complejidad. En esta lecciGn se desarrollarén las técnicas de disefio necesarias para la creacién de aplicaciones secuenciales de todo tipo, utilizando flip-flops como clementos constructivos bisicos. Se estudiardn las estrategias circuitales mas comunes y algunos procedimientos analiticos sencillos de disefio y sim- plificacién como el diagrama de estados y el mapa de Kamaugh. “Tenga presente siempre lo siguiente: estos "procedimientos” son simplemente reglas mecénicas para efectuar un disefio, De manera aparente, y en las Byimeras etapas del estudio, pueden aparecer como dispendiosas 0 complejas. No obstante, a medida que se practica un poco en su mecénica se puede apreciar la gran ventaja que ofrecen durante un proceso de disefio. Inicialmente se estudiardn las configuraciones usadas para dividir frecuencia. La division de frecuencia es una de las necesidades y situaciones més frecuentes en el disefio de sistemas digitales. Posteriormente, introduciremos 1os_principios de disefio de circuitos secuenciales asincrdnicos y describiremos un método sistemitico de disefio de circuitos secuenciales sincrénicos, Al final de esta leccién usted deberd estar preparado para analizar y disefiar aplicaciones. secuenciales relativamente complejas como registros, contadores y memorias. Flip-flops tipo T comunes CEKIT- Curso précticode elecréica digital 267Disefio de circuitos divisores de frecuencia Como vimos en Ia leccién 20, es muy fécil dividir por dos la frecuencia de una sefial de entrada utilizando un flip-flop To toggle sincrénico. En la figura 430 se resume la forma de obtener un flip- flop T a partir de un flip-flop R-S, un flip-flop D y ‘un flip-flop J-K. En todos los casos, cada vez que se aplica un pulso de reloj a la entrada T del flip-flop, la salida Q cambia de estado. Por tanto, se necesitan dos pulsos completos de reloj para producir un pulso de salida, es decir, para lograr que Q pase de.un estado al otro y retomne al estado inicial. Tlustremos mediante un caso concreto la apli cacion de este concepto. Suponga, por siemplo, que se pretende conectar un convertidor andlogo/digital ADCO816 a un mi sador 8085. El gonveridor opera 500 KHz pero el elo mes del microprocesador es de 1 MHz, La solucién a este problema es muy simple: basta con dividir por dos la frecuencia del reloj maestro (1 MHz) y aplicar la seftal resultante ( KHz) ae entrada de reloj del conversor. Esto se uede lograr, por ejemplo, utilizando un flip-flop D FaLS74 conectado como toggle (igura 431), Otro ejemplo de aplicacién de esta teoria es el ‘generador de reloj para microprocesador presentado en la leccién 17 (pagina 210). En este caso, se utiliza un flip-flop D divisor de frecuencia para obtener una frecuencia de 1.79 MHz. a partir de un oscilador a cristal de 3.58 Miz. Conecando N fipfops ‘T en cascada se obtiene un circuito que divide hasta por 2N la frecuencia de entrada. Por ejemplo, si se conectan cuatro ‘flip-flops T en cascada (N=4), se pueden lograr frecuencias de salida iguales a F/2, F/4, F/8 y F/16, siendo F la frecuencia de entrada. Divisor de frecuencia Cireuito de reloj MHz La situacién anterior se ilustra en Ia figura 432. Debido a que la sefial de reloj no activa simulténea- mente todas las Ifneas de reloj de los flip-flops, se dice que estos siltimos estén acoplados asincroni- camente, El disefio de circuitos asincrénicos mas generales se explica en la proxima secci6n, Observe que la sefial de salida de cada flip-flop es, a su vez, la sefial de reloj del flip-flop siguiente. La seffal de reloj del primer flip'flop es la misma sefial de entrada. EI circuito de la figura 432 aporta yarios conceptos de disefio de circuitos con flip-flops, sobre los que vale la pena detenerse un poco més, En primer lugar, cada flip-flop se convierte en toggle conectando sus entradas (Jy K) a un nivel al- to (1) permanente. En segundo luger, In salida de cada flip-flop cambia de estado cuando su entrada de reloj realiza una transicién negativa, es decir, pa- sade alto a bajo. Divisién por 2, 4, 8 y 16 Rolo) EntradaDiagramas de tiempos del circuito Como resultado de lo anterior, en la salida Qo se obtiene una frecuencia igual a F/2, en la salida QI una frecuencia igual a F/4, en la salida Q2 una frecuencia igual a F/8 y en la salida Q3 una frecuencia igual a F/16, El diagrama de tiempos de la figura 433 resume las conclusiones anteriores, La tabla de Ja figura 434 relaciona las combinaciones de estados correspondientes a cada pulso de reloj. Para el primer pulso, Q3Q2Q1 0001, para el segundo, Q3Q2Q1Q0-0010, y ast Tabla de conteo la figura 432 sucesivamente. Después de 16 pulsos, Q3Q2Q1Q0= 0000 y se repite el mismo proceso. La tabla anterior nos permite concluir algo importantisimo: el circuito de la figura 432, ademés de dividir la frecuencia, lleva la "cuenta del niimero de pulsos de reloj que transcurren. En otras pal bras, esta conexidn de flip-flops es, intrinsecamente, un contador de pulsos de 4 birs, Los valores I6gicos presentes en las cuatro salidas siguen una secuencia binaria desde 0 (0000) hasta 15 (1111), la cual se incrementa con cada pul- 80 de reloj. Interpretando estos cédigos o combinaciones de estados como niimeros binarios, la salida Q3 corresponde al bit mds significative (MSB) y la Salida Qo al bit menos significativo (LSB). Cada bit tiene un valor o peso, dependiendo de su posicién. Espectficamente, a Q3 le corresponde un peso de 23=8, a Q2 un peso de 22=4, a Qi un 30 de 21=2 y a QO un peso de 20=1. La cifra imal (niimero de pulsos) representada por cada ‘c6digo es la suma ponderada de sus its. Por ejemplo, Q3Q2Q1Q0-0110 equivale a 0x8 + xd + 1x2 + Oxi = 0444240 = 6, es decir, a un conteo de 6 pulsos. El comportamiento de los niime- 10s binarios es andlogo al de los niimeros decimales Que utilizamos en todas nuestras actividades. En el mimero 364, por ejemplo, el 3 tiene una ponderacién de 100 (102), ef 6 una i6n de 10 (10!) y el 4 una ponderacién de 1 (10°), Por tanto: 364 = 3x100 + 6x10 + 4x1 = 300 + 60 +4 CEKIT- Curso préctico de electrénica digital 269Los distintos sistemas de numeracién, incluyendo el binario y el decimal, se estudian en detalle en las lecciones 34 y 27 de este curso. Disefo de circuitos secuenciales acoplados asincrénicamente Las conclusiones anteriores se pueden resumir en un criterio de disefio interesante: la conexién de flip-flops en cascada (figura 435) permite generar ‘ircuitos divisores de frecuencia y/o circuitos contadores de eventos. En este principio se basan varios circuitos importantes que conoceremos en ésta yen lecciones posteriores. ‘Al siguiente FF Fig.435 Debido a que la sefial maestra de reloj no activa al mismo tiempo todas las entradas de reloj de los ‘flip-flops si no ‘inicamente la del flip-flop asociado al bit menos significativo, se dice que estos dispositivos estén acoplados asincrénicamente 0 conectados en rizado, El siguiente ejemplo de disefio aclara y desarrolla aun mAs los conceptos expuestos, -Ejemplo. Disefiar un sistema de control para ‘una banda transportadora de caj i | dustris, Con Ja siguiente caracteristics | cajas se debe abrir una compuerta que dirija la octava caja hacia un area de control de calidad. . El proceso sistemitico de disefto se| puede sintetizar en los siguientes pasos: 1, Realizar un diagrama de bloques del sistema, En la figura 436 se pueden observar 1os| -otponentes necesarios para el control y la forma | como deben interactuar con el fin de satisfacer los| tequisitos del problema, El detector de objetos utiliza un sensor foto- | eléctrico (por ejemplo, una LDR o fotocelda) para detectar la presencia de las cajas. Cada yez que! luna caja interrumpe el rayo de luz. que incide sobre la fotocelda, el detector emite un pulso. Estos ppulsos son registrados por un contador, El contador se puede realizar utilizando tres |G) flip-flops JK conectados como T (roggles) en cascada. Usted se preguntaré: ;por qué tres flip- flops?. La respuesta es muy sencilla: porque con ‘tes flip-flops podemos contar hasta 8 eventos (pulsos), comespondiendo a cada evento un codi- go distintivo entre 000 y 111. ‘Cuando se detecta la primera caja, las salidas| pasan de 000 « 001, cuando se detecta la segun-| da pasan de 001 a 010, y asf sucesivamente. Cuando se detecta Ia octava caja, pasan de 111 a 000 y cuando se se detecta la fiovena pasan de| | 000 «001, repitiéndose el mismo proceso, Diagrama de bloques del control Control de calidad oe Banda —» ay de aperturaEn general, un contador compuesto por N Flip-flops conectados en cascada puede contar, ‘en binario, hasta 2N pulsos o eventos. Con dos flip-flops podemos contar desde 00 hasta U1, es decir, 2N=22=4 eventos (00, 01, 10, 11), con tres desde 000 hasta 111 (23=8 eventos), ‘con cuatro desde 0000 hasta 1111 (24=16 eventos), y asf sucesivamente. El detector de 1a caja niimero ocho se puede implementar de varias formas, La més sencilla es utilizar una compuerta NOR de tres entradas que genere un nivel alfo (1) cuando todas las salidas del contador sean bajas (0), es decir cuando presenten el estado 000. Este iiltimo cédigo identifica, de manera ‘inequivoca, la iltima caja (Ia octava) de cada serie. La sefial suministrada por el detector “anterior es interpretada por un circuito de potencia, el cual dispara un solenoide (ver leccin 8) encargado de abrir la compuerta dela banda de control de calidad. El circuito de potencia se puede realizar en la prdctica utilizando, por ejemplo, un transistor, Cuando la salida del detector de la caja 8 se activa, es decir se hace alta, el transistor se satura y. energiza el solenoide, Mientras la sefial def detector sea baja, el transistor permanece bloqueado. El circuito completo del sistema de control solicitado se muestra en la figura 437. La secciGn correspondiente al detector fotocléc- trico la constituyen Ri, R2, R3, Q2, la fotocelda (LDR) y el conformador de pulsos IC3. El contador de pulsos lo forman tres flip- flops VK (IC1-A, IC1-B, 1C2-A)_ conectados como fogelesen cascada. detector dela caja niimero $ es la compuerta IC4-A. El circuito de potencia lo constituyen QI, R4, Dl y el solenoide. La red formada por C1, D2 y RS suminis- ‘tra un pulso momenténeo de clear para ini lizar las salidas Q (Q2Q1Q0) de Ios flip-flops en 000 en e] momento de conectar la fuente de alimentacién. Acoplando asinerénicamente varios flip-flops se pueden efectuar conteos en binario hasta cualquier limite deseado, Como vimos en Ia leccién 20, existen circuitos integrados como el 4040B y’ otros (ver pagina 248) que contienen hasta 12 6 14 flip flops en cascada. Un contador con 14 flip-flops, por ejemplo, puede registrar hasta 2!4=16384 pulsos de reloj y prover frecuencias submiltiplos de 2 de la fre cuencia de entrada (f) desde f/2 hasta {/16384. Los contadores conectados en rizado son econé- micos y faciles de construir pero presentan ciertos 45 Circuito de control de banda transportadora 01, 102: 74.873 Ica: 7aus132 Ica: 7aus27 2: 1Nao04 CEKIT- Curso préctco de electrinica digital 271problemas de velocidad. Como la sefial de reloj debe propagarse en rizado a lo largo de todos los flip- ‘flops conectados, se genera un Tetraso que se debe tener en cuenta a la hora de seleccionar la frecuencia del reloj de entrada, La desventaja anterior leva a la biisqueda de tuna configuracién circuital en la que el pulso de re~ Joj se le aplique, de manera simulténea, a todos los flip-flops del sistema. A esta nueva estructura, que se estudiard en la seccién que sigue, se le denomina Circuito secuencial sincrénico. Disefio de circuitos secuenciales acoplados sincrénicamente En los circuitos completamente sincrénicos, la sefial de reloj o de sincronizacién se conecta, de manera simulténea, a todas las entradas de reloj de los flip-flops que integran el circuito. Este tipo de estructura (figura 438) presenta caracteristicas muy interesantes. En un sistema secuencial sincrénico, los cambios en todas las salidas de los flip-flops ocurren justamente en el momento del pulso de reloj y segtin los valores que cexistan en las entradas de los biestables. Conexion sincrénica de flip-flops ‘Como Io muestra el diagrama de blogues de la figura 439, un circuito secuencial sincrénico esté ‘compuesto por flip-flops, de cualquier tipo, con la sefial de reloj conectada a una entrada comiin. Las salidas y entradas de estos flipflops se evan a una red combinatoria que se encarga de colocar en las entradas los valores l6gicos apropiados para lograr el cambio, al siguiente estado, una vez ocurra el pulso de reloj. La estructura de la figura 439, desde el punto de vista I6gico, es muy poderosa y permite el desarro- Ilo de aplicaciones de toda clase. Estudiaremos a continuaci6n un método sistematico paradisefiarcir- 272 Estructura de una red sincronica Ei Red combinatoria cuitos secuenciales sincrSnicos de configuracién similar a la anterior. En lecciones posteriores se volver sobre esta arquitectura, cuando se estudien los métodos de diseiio usando arreglos légicos programables (PAL's PLA’). Los pasos que deben seguirse para disefiar una aplicacion especffica usando circuitos secuenciales sincrOnicos pueden resumirse en los siguientes tér- minos: Paso 1. A partir del enunciado de! problema, dibujar un diagrama de estados. Este diagrama’esté ‘compuesto por circulos numerados que representan Ia secnencia y los pasos que debe seguir un circuito hasta llegar al estado final o solucién del problema. Los diferentes caminos o alternativas se representan por medio de flechas que unen Jos circulos. Cada cfrculo, en un diagrama de estados, representa un estado durante el cual la naturaleza de la {area que se realiza no cambia. Cada flecha representa una transicién entre estados. A medida que se cumplen ciertas condiciones, la secuencia avanza al préximo estado, Paso 2. A cada uno de los estados que conforman el diagrama de estados se le asigna un nimero binario, Estos niimeros forman una secuencia que el circuito de flip-flops debe cumplir en cada pulso de reloj. En la figura 440 se ilustra un diagrama de estados, la numeracién de los estados y la tabla con los valores binarios de la secuencia. Se necesitaré un minimo de N flip-flops para implementar la secuencia, siendo N ¢l menor enteroDiagrama y salida de estados con el que se logra que 2N sea mayor o igual al oan he ene nelaeeace Tareuae asd iPass sare.) es iops. En este caso, N=3 y 2N=23=8. Esta tiltima cifra (8) es mayor que el mimero de estados del diagrama (6). Si lo anterior le parece confuso, no se preo- cupe? el ejemplo de disefio que se presenta mds adelante disiparé sus dudas. Paso 3, Disefiar la red combinatoria que permita generar la secuencia de estados planificada en el paso anterior. Recuerde que a cada flip-flop hay que colocarle un valor 1égico apropiado, én su entrada, para que cuando llegue el pulso de reloj, cambie al valor que la secuencia de estados necesita. Si esta red resulta demasiado compleja se debe utilizar alguna de las técnicas de simplificaci6n exis- tentes. Inicialmente recurriremos a los procedimientos del algebra Booleana estudiados en la leccién 7. Ms adelante, utilizaremos para este propésito un método grifico llamado Mapa de Karnaugh, lamado ast en honor de Maurice Kamangh, su creador (ver leccién 7, pagina 86). En esta parte del disefio se debe recurrir a la tabla caracteristica del flip-flop seleccionado, y, a partir de ella, deducir la tabla de excitacién. El concepto de tabla de excitacidn se explicé en la leccién 19 (ver pégina 230), La tabla de excitacién indica cudl estado I6gico se debe colocar en las entradas del flip-flop cuando se desea pasar de un estado actual (Qn) a un estado promo TQmr). En la la figura 441 se presentan tablas de excitacién de todos los flipflops estudiados en las lecciones anteriores. Tablas caracteristicas y de excitacion Flip-flop JK Tabla de excitacion (On Gnet oO ° 1 1 ‘Tabla caractaristica 1 ° 1 Flip-flop D met ‘Tabla caracteristica Tablade excitacion D ° 1 TpoT aracteristica Paso 4, Por iiltimo, dibuje el circuito secuencial completo. No olvide definir los niveles de las entradas que no utilizard en los flip-flops 0 compuertas. Deben levarse & un nivel bajo.o alt, segin el nk vel de actividad que tengan. Sin practicar, es muy dificil asimilar un proceso de disefio como el anterior. A continuaciGn se presentan dos ejemplos, con el fin de famniliarizar tudiante en la mecénica del proceso y, de paso, en la simplificacién de ecuaciones booleanas con la ayuda del Mapa de Karnaugh, “jemplo.Se pretende disefiar la operacién de dos elecuoloianes 0 solenoides (Ay 3), de una inguin con la secuencia que a contimacién scribes 5 CEKIT- Curso préctico de electronica digital 273ne Ppt eae que se activa es el B. Al abo de un segundo se activa, también, el solenoide A. A partir de entonces, los dos solenoides iecen activos durante otro segun~ do. Al cabo de este lapso se desactiva el solenci- de B. Un segundo después se reinicia la secuencia, Al energizar la maquina, los dos solenoides tee permanecer desactivados durante un se- finda eter SSS Prevencién !!. Todos los enunciados de pro- Hblemas 0° disefios secuerciales son, aparentemente, complejos y confusos. No hay que preocuparse, a estas alturas, por esta dificultad. | Afortunadamente estin los métodos sistemd- ticos que permiten desenredar el problema. Solucién. Para resolver sisteméticamente el problema, seguiremos los pasos propuestos ast Paso 1. Hacer un diagrama de estados. Si se analiza con algiin detenimiento el enunciado del problema, se observa’ que la secuencia esti Compuesta por cuatro estados: uno inicial y tres posteriores, que se repiten, ciclicamente, a una frecuencia de un estado por segundo, El estado inicial es AB=00 y comresponde a los dos solenoides desactivados (A=) y B=0). Los tres estados siguientes son, en su orden, AB-01, AB=11 y AB=I0. En 1a figura 442 se tiene el’ diagrama de estados completo del pro- ema. Diagrama de estados del ejemplo AB Fig. 442 Cada cfreulo es un estado, El ntimero: intemo cortesponde al orden asignado a los cuatro estados. En la parte superior de cada cir- 274 ‘culo se tiene el valor de las salidas A y B en el estado respectivo. Las flechas indicari que hay transicidn, de un estado a otro, después de un _pulso de reloj ocurrido cada segundo. Ahora sf, las cosas estén claras!. El cir “cuito arranca en el estado cero (AB=0) y, des- ‘pués de un segundo, se introduce en tina se-~ Cuencia ciclica u - tres - uno - etc, sin “volver al estado inicial. La complejidad, apa- rete, del erunciado se desvanece tou el disc ‘grama de estados. E Paso 2. Seleccién de los flipfiops. La secuencia del problema esté conformada por cuatro estados. Por tanto, se necesitan dos (2) Slip flops. para implementarla puesto que 2N= ‘4, una cifra igual al niimero de estados, El circuito que estamos disefiando se puede implementar con cualquier ti esto. Seleccionaremos flip-flops tipo D porgue el hecho de poseer una sola entrada de datos facilita eldisefio de la red combinatoria. Cuando se utilizan flip-flops con dos entradas, como el J-K el RS, hay que disefiar una red combinatoria para cada una de las entradas, En Ja figura 443 se muestra la conexion sinerénica de los dos flip-flops y, en forma de bloques, la red ‘combinacional que atin queda por disefiar. También se’ presenta, en esta misma figura, una tabla que relaciona los estados Jas salidas de los dos flip-flops a lo largo de Flip-flops y tabla de estados Red RedPaso 3. Diseio de la red combinatoria. Esta ted debe calcularse usando la tabla de excita- cién del flip-flop tipo D_ seleccionado y la tabla de estados de la figura 443, derivada del diagra- | ma estados de la figura 442, Con el propésito de comprender. el -procedimiento de disefio, en la figura 444 se muestra.una versiOn ampliada de la tabla de la figura 443. Esta nueva tabla esté compuesta por tres columnas: la primera lista los nimeros de os _ estados presentes, In segunda los valores que adquiere las salidas QA y QB et cada estado. y la tervera los valores qué deben tomar esas salidas en el proximo estado. Usando la tabla de 1a figura 444 y la tabla de excitaci6n del flip-flop tipo D de la figura 441 se procede al disefio de las redes combinatorias que alimentarén las entradas D de los flip-flops ‘Ay B, El proceso es muy simple, como veremos enseguida. Tabla usada en el disefio [_ Presents Tsioionte_] En el estado cero (0), las salidas Qa y QB valen ambas 0 (QA=QB=0). Después del pulso de reloj, estas salidas pasan al estado uno (1). En este nuevo estado, QA sigue en 0 pero QB se hace jgual a1. En otis palabms, el lp flop A debe permanecer en 0 y el flip-flop B debe cambiar de 0a 1. Segiin la tabla de excitacién de un flip-flop D, 1o anterior se logva et en ta emada del ip flop & (DA) se coloca un 0 y en la entrada del flip-flop B (DB) se coloca un 1. Siguiendo el ‘mismo razonamiento anterior, y con la ayuda del diagrama de estados y la tabla de excitacién, se obtienen las tablas de verdad de la figura 445. Es interesante estudiar el caso del estado \wes (3). De acuerdo con el diagrama de esta, Tabla de verdad red de entrada (0s, 2 continuacién del estado 3 (QAQB=10) de> be seguir cl estado 1 (QAQB=01) y no el estado 0 (QAQB=00). Por esta raz6n, el flip-flop A. debe pasar de 1 a O'y el flip-flop B de 0.01, Las tablas de la figura 445 nos permiten dediicir las ecuaciones booleanas de las entradas DA y DB, utilizando las mismas estategias estudiadis en la lecci6n 7. Si tiene dudas respec- toaeste tema, le sugerimos repasar de nuevo esta leccién, 5 Comparando lascolumnas correspondientes. a QB y DA se puede deducir, por simple ins- pecciOn, que la entrada DA adopta siempre el mismo estado de la salida QB. Por tanto: Da=Qn Para determinar la ecuacién Booleana de'la entrada DB, comenzamos por identificar los. | ‘minitérminos, es decir las combinaciones de QA y QB que producen un 1 en DB. En nuestro ca- 50, esto es aplicable a los estados 0 (QAQB= 00), 1 (QAQB=O1) y 2 (QAQB=10), Por tanto: DB =Qa-Op + QA-Qn + Qa-On Como puede observarse, la red combinatoria resultante es compleja y requiere una Gompuerta OR de es entradas y 3 compuertas AND de dos entradas para su construccién, Las | variables negadas (QA y QB) se obtienen de las salidas complementarias de los flip-flops. Una red compuesta de miltiples compuertas y, comexlones innecesaras sunt verdadera uente de errores en el momento de la prueba. Por esta razén es conveniente simplificar, antes de la implementacién, 1a expresién Booleana. Enesteesemplo usaremos asreglas del lgebra de boole de la leceién'7 (ver paginas 81 84). En el pr6ximo ejemplo se utilizaré el Mapa de Kamaugh. NH sd CEKIT. Curso préctico de elecirnica digital 275. De =Qe + QB)+ Qa-QB De acuerde 4 lela N? 8 (Ley OR de os complements: (Q@ +Qp)=1 DB= Tete ade : | De. gout a Ia regla N* 2 (Segunda Tey del “producto l6gico); Ori= Gh Por tanto: de un chip TTL ga SIA 250). Esta Gltims es 1a ecuacion simplificada que gobierna Aeeiiolee lb einatd ‘DB. El crcuito eset paras realizacionrequiee ii ‘inieamen- -de una compuerta OR, de dos ent Paso 4. Implementacién del circuito, En la figura 446 se mmestra el eieuito que cumple Ios, ‘equisitos del problema inicialmente planteado. _ En este caso se utilizan los dos. ns exoton 16, mem Tas salidts Qa y QB de los fp ftops conto Jan, a través de los transistores Trl y Tr2, los solenoides A y B de la maquina. Odes ‘que Jas entradas de PRESET se mantienen inactivas, ce a ‘conectadas a un nivel fa permeate GS: )) en el momento de aplicar potencia ‘eral creuito, Como generator de Circuito secuencial sincrénico SOLA,SOLB 412 Blectoimin | yoy Electroimén A = A Trpulsos de reloj de 1 Hz (1 pulso por segundo) puede utilizar cualquiera de las configuraciones estudiadas a lo largo del curso (ver, por ejemplo, las lecciones 14 y 17). La prueba del circuito es simple. Usted puede simularlo fiécilmente en. su'protoboard sustituyendo cada solenoide por un_monitor J6gico con LED conectado a la salida (QA 0 QB) correspondiente. i Uso del mapa de Karnaugh en la simplificacién de cireuitos secuenciales Un mapa de Karnaugh o mapa K es una tabla de verdad modificada que se utiliza para sim- Plifcar ecuaciones Booleanas y diseharciruitos légicos de manera sistematica. Los mapas K apro- vechan la capacidad del cerebro humano de trabajar mejor con patrones gréficos que con ecuaciones y otras formas de expresién analitica, Extemamente, un mapa de Kamaugh consiste de una serie de cuadrados, cada uno de los cuales representa una ine dela tabla de verdad, Puesto que tabla de verdad de una funcién de N variables posee 2N filas, el mapa K correspondiente debe poseer también 2N cuadrados. Cada cuadrado alberga un 06 un 1, dependiendo del valor que toma funcién en cada fila. En Ia figura 447(a), por ejemplo, se muestra una tabla de verdad de dos variables y en las figuras 447(b) y_447(c) dos mapas de Kamaugh equivalentes. En las margenes del mapa se sefializan las coordenadas de cada uno de los cuadrados con respecto a la tabla de verdad, En el sistema de sefializacién de la figura 447(b) seutilizan las letras que identifican cada variable para demarcar las zonas del mapa donde cadacombina- cién vale 1 6 0. En la figura 447(c), las margenes del mapa se sefializan con 0's y I's, de tal forma que generan las coordenadas exactas de cada una de Jas combinaciones de la tabla de verdad. ‘Mapa de Karnaugh de dos variables: Lievar una tabla de verdad al mapa de Kamaugh es muy simple: se transcribe el valor de la funcién 6gica, para cada combinacién de la tabla, @ su co- srespondiente cuadrado, en el mapa, segtin las coordenadas escogidas. Si s¢ usa la convencién de la figura 447(b), Ia tabla de la figura 447(a) se lleva al mapa aplicando el siguiente razonamiento: La funci6n l6gica F, en la tabla, vale 1 cuando A=0 y B=0, 0, lo que es lo mismo, cuando A=I y B=1. Este 1 l6gico se ubicard, en el mapa de Karnaugh, en el jo situado en la interseccién de las columnas A y B. Los otros tres cuadrados deben estar ocupados por 0's, como lo indica la tabla de verdad. Si se emplea el sistema de sefializacién de la figura 447(c), basta con ubicar las coordenadas que correspondan alas combinaciones de la tabla de verdad y colocar, en los cuadrados, el valor de la fun- cién légica (0'6 1). Para tres variables (A, B y C) se requiere una tabla de verdad de ocho combinaciones. Por tanto, el mapa de Karnaugh respectivo debe tener ocho cua- Grados, como se muestra en la figura 448, Mapa de Karnaugh de tres variables Un sistema l6gico de 4 variables tiene 16 combinaciones posibles. Por esta raz6n, la tabla de verdad tiene 16 estados y el mapa de Kamaugh 16 cuadrados, como se indica en la figura 449, De la misma forma que una tabla de verdad, se lleva al mapa de Kamaugh una expresidn booleaina. Se colocan 1's en los cuadrados donde los términos de la ecuacién valgan 1: el resto de los cuadrados se llenan con O's 0 se dejan vacios, que es lo més CEKIT- Curso prédtico de electronica digital 277Mapa de Karnaugh de cuatro variables c c usual, En la figura 450 se muestran dos ejemplos ilustrativos, La figura 450(a) corresponde a una expresién booleana de tres variables que se leva a un mapa de Karnaugh. Con fines didécticos, se ha resaltado, con un bucle, el "grupo" de 1's que coloca, en el mapa, cada uno de los términos de la expresién. La figura 450(b) presenta la misma situacién usando una expresién booleana de cuatro variables (A,B,C yD). Los ejemplos de la figura 450 nos ofrecen una conclusién muy importante: el nimero de I's que coloca, en una mapa de Karaugh, cada uno de los términos que componen una expresién booleana de N variables es igual a 2N-", siendo n el mimero de variables que utiliza el término. Por ejemplo, cuando se trabaja con tres variables (N=3),un término de una variable (n=, por ejemplo A 0B) coloca en el mapa K 25-1=32=4 (Cuatro) 1's un término de dos variables (n=2, por 2 (dos) I's y un término de tres variables coloca un 1. ejemplo AB 0 AC) coloca 23-27 En este punto, es conveniente que nos pregun- temos por qué ei mapa de Karnaugh facilita la simplificacidn de expresiones booleanas. Responde- 278 Mapa de K de expresiones booleanas FeAsABC+AB F=ABCD+AC+ACD+0 © Fig. 450 remos esta inquietud usando un ejemplo. Suponga que se trata de simplificar la siguiente funcién l6gica: F=AcBC + ABC + ABC + ABC La implementacién directa de la expresi6n anterior requiere una compuerta OR de cuatro entradas para sumar los 4 términos, 4 compuertas AND de tres entradas para producir cada término y dos inversores para generar los complementos de B y C. Usilizando las reglas del dlgebra Booteana de la leccién 7 (paginas 82 a 84) es posible simplificar esta ecuacién y minimizar el niimero de compuertas rrequeridas para su realizacién. Veamos: De acuerdo a la regla 12 (Ley distributiva AND): iC =AB(CH) BC+ ABC + AB (c+O) Por tanto: F=AsBe( C+O) + AB(C+O)se De seuerdo ala repla§ (Ley de complementos OR): crest Por tanto: F=AB+AB Aplicando nuevamente las reglas 12 y 8: Este resultado (F=A) revela que la funcién original no requiere de compuerta alguna para su realiza- cin: la salida es siempre igual a la entrada A, sin importar el esado de fas entradas B y C, En owas palabras, basta un cable conectado entre ia entrada Ayel punto al cual va dirigida la funcion F. La simplificacién anterior es simple y siste- ‘mética por una sola razén: cada uno de los términos de la expresiGn difiere del siguiente en el valor de una sola variable. Los términos que difieren en una variable se pueden combinar y rechazar el término diferente. El mapa de Karnaugh nos permite visualizar este hecho con gran facilidad!.. Con lo estudiado hasta ahora podemos deseri- bir, como sigue, la estrategia de simplificaci6n usando el mapa de Kamnaugh: (a) llevar la tabla de verdad o la expresién Booleana al mapa; (b) visualizar y agrupar los unos que difieran en una variable y (©) extract la funci6n Booleana mds simple. A conti- nuacién desarrollaremos, en detalle, esta tactica. A los cuadrados o subrecténgulos de un may de Kamaugh que difieren en una sola variable se fes llama adyacentes. Las reglas pricticas que se deben seguir para idemtificar adyacencias en un mapa de Kamaugh son: + Cada subrectiingulo del mapa de Karnaugh difiere de uno adyacente en una variable, + Para mapas de Kamaugh de dos variables, los sub- recténgulos cuyos lados horizontales o verticales se tocan son adyacentes (figura 451). + Para mapas de Karnaugh de 3 y 4 variables (figura 452): (a) Los subrecténgulos cuyos lados horizontales 0 Verticales se tocan son adyacentes. (b) Los subrecténgulos superiores e inferiores de tuna columna son adyacentes, (©) Los subrectangulos de los extremos derecho e izquierdo de una fila son adyacentes. ‘Adyacencias en mapas K de 2 variables El procedimiento sistemético que debe emplear- se para simplificar una expresién Booleana o una tabla de verdad mediante el mapa de Karnaugh se puede resumir en los siguientes términos: ncia en mapas de 3 y 4 variables 1 Llevar la tabla de verdad o la expresién Boolea- na a un mapa de Kamaugh. Si hay combinaciones de las variables que "fisicamente" no ocurren 0 no estan especificadas, coloque en el mapa una "indiferencia", representdndola por una equis (X), Esta X puede valer, en el momento de agrupar adyacencias, 0.6 1 segin convenga. 2. Agnupar adyacencias de unos asi: (a) Seleccione todos los 1's que no sean adyacentes aotros I's, (b) Seleccione todos los J's que puedan combinarse en grupos de dos 1's (diios) pero que no puedan formar grupos de cuatro 1's (cuartetos).. CEKIT: Curso pritco de elecrénica digital 279Ejemplos de seleccién de adyacencias (© Seleccione todos los 1's que formen grupos de Cuatro (cuartetos) pero que no pueden conformar adyacencias de ocho (octeros), etc. Repita este algo- Titmo hasta cubrir todos los I's del mapa. @) Asegiirese de no introducir selecciones redun- dantes o repetidas. ‘Simplificacién de una expresién booleana F=AB+A0+5+ABC Expresién de Boole wp aco 1110 ° fa a]a H 4 oo of 1 Expresion simpli En la figura 453 se muestran algunos ejemplos de seleccién de adyacencias que ilustran los pasos descritos. En la figura 454 se muestra el proceso de simplificacion de una expresién Booleana por medio del mapa de Karnaugh. En la figura 455 se presenta una tabla de verdad con dos salidas (Fi y F2) y condiciones de "indiferencia’, En este tltimo ejemplo observe lo siguiente: (a) Para cada salida de la tabla de verdad se realiza un mapa de Karaugh. (b) Las indiferencias son muy ttiles en el momento de scleccionar adyacencias ya que pueden valer 06 1, segtin convenga. EJEMPLO DE DISENO DE U! APLICACION Finalizaremos esta leccién realizando el diseio. de una aplicaci6n de electrénica digital industrial, 1a cual nos permitiré aplicar y visualizar claramente todas las técnicas desarrolladas a lo largo de las secciones precedentes. No olvide que estos procedimientos de disefio son sencillos, pero, en los co- mienzos de su aprendizaje, requieren que sean prac~ ticados. Disefio de un aplicador de goma Disefiar el circuito de control de un sistema de aplicacién de goma, sobre la banda transportadora, en una linea de produccién de bolsas de papel. En la figura 456 se muestra el diagrama pictérico. La banda es accionada por un motor de velocidad constante, Al eje del motor se le acopla un‘Simplificacion con indiferencias codificador éptico formado por un engranaje, un disco con una perforacién, una fuente emisora de uz y un fototransitor. Cada vez que el motor gira un ntimero de vueltas, el codificador emite un pulso que es registrado por él circuito secuencial, Hay, también, un sensor de proximidad que genera un pulso activo bajo cuando una bolsa entra a la banda engomadora. Una vez recibida la seftal del sensor, el sistema debe contar 3 pulsos del codificador 6ptico, al cabo de los cualles se acciona, durante 2 pulsos, un electroimén que deposita la goma Después de otro pulso del codificador, el con- trolador espera la orden del sensor para iniciar un nuevo ciclo de aplicacién de goma. A continuacién mostraremos, detalladamente, los pasos de disef de este sistema de control aparentemente complejo. Paso 1, Diagrama de bloques En la figura 457 se tiene el diagrama con los bloques que deben conformar el control. Hay dos blo- «ques principales: un circuito secuencial que leva la cuenta de los pulsos del codificador éptico y una red combinatoria que activa, a través de un dmpli- ficador de potencia, el electroiman del aplicador de goma cuando ocurre el quinto pulso. Paso 2. Diagrama de estados Los estados (7, en total) que integran la secuencia completa del aplicador se muestranen eldia- grama de la figura 458, Observe cémo la secuencia Ia inicia el sensor y avanza con cada pulso del codificador 6ptico. Al llegar al titimo estado (6) la secuencia se detiene y solamente es reiniciada porla accién del sensor. En la figura también se presenta Ja tabla con los valores binarios de cada estado. Paso 3.Seleccidn de los flip-flops Los siete estados de la secuencia se pueden contar con tres flip-flops. Escogeremos, para este dise- Diagrama de bloques CERIT- Curso préctico de elecirénica digital 281Diagrama de estados OD Parar Sensor Piz: Pulso de te dispositivo se reproduce en la figura 459, Paso 4. Disefio del contador Para disefiar el contador siner6nico usaremos la estrategia de estados presentes y siguientes descrita Tabla de excitacién flip-flop J-K X: Inditerente (puede ser 0.6 1) en una seccién anterior. En la figura 460 se muestran las salidas presentes y las de los proximos estados. A cada uno de los flip-flops hay que disefiarle una red combinatoria que permita, en cada pulso de reloj, el cambio de valor l6gico propuesto por el diagrama y la tabla de estados. Como los flip-flops son del tipo J-K, hay que disefiar dos redes por cada uno de ellos: una para la entrada Jy otra para la entrada K. Para facilitar este proceso usaremos el mapa de Kamaugh. En la figura 460 se muestra un mapa K patron que contiene el niimero del estado que corresponde a cada uno de los subrectingulos. Observe algo importante: el estado niimero 7 (ABC=111) no existe en el problema. Por tanto, en el mapa de Karnaugh, este estado se considerard co- ‘mo una indiferencia, pudiendo valer 1 6 0. Ahora las cosas estén dispuestas para el cdlculo de las redes combinatorias. Por cada flip-flop hay que dibujar dos mapas de Kamaugh: en uno de ellos se escribirén los valores para J y en el otro los valores para K. eso de Hena- 's) de cada uno En la figura 461 se resume el do con 1's, 0's e indiferencias (a) Tabla de estados Tabla de estados y mapa K de disefio % 0 A Onna n+ 1 Pont a io oo of tt 10 (b) Mapa de Karnaugh patron Fig. 460A). Flip-flop © 8). Flip-flop 8 de _los seis mapas de Kamaugh requeridos_para Gefinir el disefio de las redes combinatorias. Tam- bign se indican las adyacencias que deben seleccio- narse en cada caso, Consideremos, por ejemplo, el procedimiento de llenado de los mapas K para los estados 0 (A=B=C=0), 1 (A=B=0, C=I) y 6 (A=B=I, C=0) del flip-flop C. Las entradas de este dispositivo son ICV KC y sus salidas son Qc y Oc. De acuerdo a la tabla de estados de la figura 460, para el estado 0, la salida QC debe pasar de 0 (estado presente QCn) a 1 (estado siguiente o futuro Qen+!). Por tanto, seguin la tabla de excitacién de la figura 459, en JC debe colocarse un 1 y en KC una indiferencia (X). Por esta raz6n, en la figura 461, los cuadrados de JC y KC correspondientes al estado 0 (intersec- in de Ja fila A=0 con la columna BC=00) se han Menado con un 1 y una X, respectivamente, Del mismo modo, para el estado 1, Ia salida QC debe pasar de 1 2 0, Por tanto, en JC debe colocarse una indiferencia (X) y en KC un 1, tal como se ha hecho en el cuadrado de interseccién de la fila ‘A=0 con la columna BC=01, Para el estado 6, Qc debe pasar de 0 a 0. Por tanto, en JC se debe colocar un 0 y en KC una indiferencia (X). De la misma manera se procede para los otros estados del flip-flop C y para llenar los mapas de J y K de los flip-flops B y A. En todos los casos, el estado 7 (ABC=I11), que no existe, 0 no esti definido en el planteamien- to original del problema, se llena con una indiferencia (X). Una vez completos todos los mapas de J y K, ge procedea extmer, a partir de ello, la ecuation Booleana simplificada. Observe el comportamiento de las indiferencias: cuando es conveniente que valgan I se las toma como tal, de lo contrario valen 0, En el mapa de Kamaugh correspondiente a Ia entrada K del flip-flop C, todos los subrectingulos del mapa pueden valer 1.’ Esta es la mejor eleccién porque significa que la expresién vale 1. Entonces, Ia entrada J de este flip-flop se puede conectar a un nivel alto 6 1 I6gico permanente. Una situacién parecida, pero con valores contra- rios, ocurre con la entrada K del flip-flop A. La entrada K de este flip-flop se conecta a un nivel bajo 6 0 l6gico constante, es decir, a tierra. Los CEKIT. Curso préctco de elecrénia digital 288Circuito secuenciador mapas y las ecuaciones para J y K de cada flip-flop se presentan en la figura 461. El circuito secuencial completo se muestra en la figura 462. Paso 5. Disefio_de la red combinatoria que detecta Tos estados 4 y 5. ara disefiar la red detectora de los estados 4 y 5, durante los cuales se aplicard la goma, se utiliza una tabla de verdad de los estados, como se ilustra en la figura 463. La salida de esta red (G) debe ser 1 solamente durante los estados 4 (A=1, B=0, C=0) y 5 (A=I, B=0, C=1). La tabla de verdad obtenida se lleva a un mapa de Karnaugh. A partir de este tiltimo de deriva la expresién simplificada. Disefio de la red detectora de estados Expresién Booleana De acuerdo al resultado anterior (G=A+B), la sefial de control del solenoide del aplicador es, sim- jlemente, el producto légico (AND) de las salidas On y QB de los flip-flops A y B, respectivamente. Paso 6. Circuito completo. La figura 464 muestra el sistema de control completo que resuelve el problema originalmente planteado. Siel disefio anterior le parece complejo, estii- diclo las veces que crea conveniente. Las dudas solamente se resuelven recurriendo a los conceptos basicos. Si algunos atin no estiin claros, vuelva sobre ellos. Todos se encuentran en esta leccidn 0 en Jas anteriores. Notas finales El método del mapa de Karnaugh es muy util para optimizar circuitos hasta de 4 6'5 variables, aun- que también se pueden utilizan mapas de Kamaugh para mayor numero de variables. Para funciones de 6 0 més variables, los disefiadores de circuitos l6gi- cos utilizan otras técnicas, siendo la mas conocida el llamado algoritmo de McCluskey, que es una ge- hetalizacion del metodo de mapas de Kamaugh. El método de McCluskey es muy adecuado para programarlo por computador. Por lo general, para més de 6 variables, otras técnicas de disefio més simples, basadas en multiplexores (MUX, leccién 11), memorias de sdlo lectura (ROMs, leccin 33) © arreglos légicos programables (PLA’s), resultan ser las mas convenientes,Circuito completo del aplicador er Construccién del médulo 4: Generador de pulsos de reloj. Parte 2 (instalacién de Ri y Cx) En esta actividad iniciaremos el ensamble del médulo 4 instalando en Ja tarjeta de circuito impreso del mismo la resistencia R1 (15K) y el condensador Cx (10 HF). Estos componentes determinan, junto con el potenciémetro R2, la frecuencia de salida del circuito. Para efectos précticos, esta iltima se puede calcular mediante la siguiente formula: +V=5V, 9V. otc. dopendiondo Segundo jg | 2 -»| 0] Segundo Tove 9 [2-[i|tecwe | CS Cumno 4 [2] [2+] 0 cuano Tae Quinto 2 |2-*}0] auinto cota axel Soxto (SB), ° 4 Utiimo residuo Utimo cociento tanto, el nimero decimal 37 es equivalente al nimero binario 100101. Los niimeros binarios se pueden manipular para realizar las mismas operaciones matemticas que se realizan con niimeros decimales o de otra base: suma, resta, multiplicacién, divisin, elevacidn a una encia (exponenciaci6n), extraccién de una raiz (radicacién), etc. En la leccién 27, dedicada a la aritmética naria, aprenderemos a realizar célculos con ntimeros binarios y a representar cantidades binarias, en forma concisa, utilizando otros sistemas numé- ricos como el octal o de base 8 y el hexadecimal 0 de base 16. En las lecciones 28, 29 y 30 estudiaremos varios circuitos especializados en la ejecucién de operaciones aritméticas bésicas con ntimeros binarios como sumadores, comparadores, multiplicadores, unidades aritmético-ldgicas (ALU'S), etc., y conoceremos algunas técnicas y métodos digitales que se uitilizan para realizar célculos y manipulaciones numéricas més avanzadas. Cémo opera un contador binario. Concepius basicos de contadores. Contadores asincrénicos Un contador es, bésicamente, una cadena de flip- flops conectados de tal modo que la salida de un Alip-flop maneja la entrada del flip-flop siguiente, ;produciendo cambios de estado en una secuencia determinada cada vez que se aplica un pulso a la entrada del circuito. Las conexiones especificas entre los flip-flops de la cadena determinan las propiedades particulares del contador. En un contador binario, los flip-flops estén conectados de forma tal que la secuencia de estados CERIT. Curso prictco de electronica digtal 311A) Diagrama de bloques ABCD (mse) Contador asincrénico binario de 4 bits ©) Diagrama de temporizacién ititt Joroofororforroforrs}roco}ro0r foro] generada sigue el mismo desenvolvimiento légico ue tienen los niimeros (bis) del sistema binario po- sicional. Los niveles altos y bajos de cada salida representan los bits 1 y 0 de la cuenta binaria. Consideradas en conjunto, las salidas registran el niimero de pulsos que han sido aplicados. Los contadores binarios se denominan también contadores divisores por N porque, como veremos, producen un pulso de salida por cada N pulsos de entrada, Esta caracteristica permite utilizarlos como escalizadores 0 divisores de frecuencia en una gran variedad de aplicaciones. En la figura 496 se muestran el diagrama de bloques, el circuito l6gico, el diagrama de temporizacin y la secuencia de estados de un contador binario de 4 etapas realizado con 4 flops 1K disparables por flancos de bajada (transiciones de 1 4.0) Este mod de disparo es pico en contadores TTL. La mayoria de contadores CMOS se disparan con flancos de subida. 312 D. Secuencia de conteo DcBA + Pulsos de reloj Cada flip-flop opera en el modo toggle (ver lee- cién 20), con sus entradas J y K conectadas a 1. Los pulsos se aplican a la entrada de reloj del py aeenpyor (FFI). La salida Q de cada flip-flop al ‘menta la entrada de reloj (CLK) del siguiente. Cada vez que la entrada de reloj de un flip-flop pasa de alto a bajo, su salida cambia de estado. Las Iineas PR (PRESET) y CLR (CLEAR) son de control y se utilizan para inicializar las salidas del contador en 0000 y 1111, respectivamente. Para simplificar, asumiremos que, inicialmente, se aplica un bajo a la linea CLR para borrar el contador pero el resto del tiempo las lineas PR y CLR estén inactivas, es decir en alto (1). Por tanto, antes del primer pulso, DCBA=0000. Cuando ocurre el primer pulso, el flip-flop FEL cambia de estado, la salida A pasa de 0a 1 y la cuenta binaria de salida es DCBA=0001. Cuando ccurre el segundo pulso, FF1 cambia nuevamente de estado y la salida A pasa de 1 a 0. Al suceder es-to tltimo, FF2 cambia también de estado y la salida de 0a 1. El estado final de salida resultante es DCBA=0010. Cuando ocurre el tercer pulso, FF1 vuelve y cambia de estado, es decir, A pasa de 0 a 1. Esta transicién positiva no afecta el estado de FE2. Por tanto, en las salidas se obtiene la cuenta binaria DCBA=0011. El proceso de conteo continia, con la salida de cada flip-flop disparando el flip-flop siguiente cuando su salida realiza una transicién de 120. En particular, FF1 cambia de estado con cada pulso de reloj aplicado a la entrada, FF2 con cada 2 pulsos, FF3 con cada 4 pulsos y FF4 con cada 8 pulsos. Después de aplicar 15 pulsos, la cuenta binaria en las salidas es DCBA=111. Cuando ccurre el siguiente pulso, las salidas retorman a 0000 y se repite la secuencia binaria En otras palabras, se produce un pulso en la silida A cada 2 pulsos de reloj, un pulso en la salida B cada 4 pulsos, un pulso en la salida C cada 8 pulsos y un pulso en la salida D cada 16 pulsos. El circuito_es, intrinsecamente, un divisor de ‘frecuencia. Si la frecuencia de la sefial de reloj es f, la frecuencia obtenida en la salida A es f/2, en la salida B es f/4, en la salida C es f/8 y en la salida Des il6. Debido a que la salida de cada flip-flop afecta la entrada del flip-flop siguiente, el cambio de estado de las salidas no se produce instantineamente sino que se propaga en cadena, de una etapa a la siguiente. Por esta razén, se dice que el contador de la figura 496 es un contador asincrdnico o serie. Cuando todas las etapas estén disparadas por un reloj comiin, se obtiene un contador sinerénico. Por ejemplo, cuando ocurre el flanco de bajada del octavo pulso, el flip-flop FFI se dispara y la salida A pasa de 1a 0. A continuacién, se dispara el flip-flop FF2, la salida B pasa de 1 a 0, se dispara el flip-flop FF3, y ast sucesivamente, hasta que, finalmnente, la salida D pasa de 0a 1. Es decir, los estados de Salida de los flip-flops cambian uno tras otro hasta que la nueva cuenta queda fijada en las salidas. El tiempo que demora este proceso se denomina retardo de propagacién y puede llegar a ser, por ejemplo, de 100 ns. Durante este tiempo, el estado le las salidas es invalido y, si se decodifican las salidas, se generan pulsos estrechos esptireos lamados glitches, de 20 a 30 ns de ancho, los cuales pueden ilegar a ser muy molestos. En otras palabras, el retardo de propagacién provoca errores en la cuenta de salida y pulsos invalidos cuando esta iiltima se decodifica. Esto sucede porque los flip-flops no cambian al mismo tiempo. En estos casos, se recurre al uso de contadores sincrénicos, que son més adecuados y estén libres de retardos de propagacién, estados invélidos y glitches. Los contadores binarios sincrénicos se estudian mAs adelante, en estarmisma leccién. ‘Ademés de ser un contador asincrénico o de rizo (ripple), el circuito de la figura 496 es también un contador hexadecimal y un contador de médulo 16 (MOD-16).. Es hexadecimal porque la cuenta binaria en las silidas sigue la Secuencia de cGdigos del sistema de Codificacion hexadecimal estudiadoen laleccién 9 y de médulo 16 porque el contador debe recomer secuencialmente 16 estados diferentes, desde 0000 hasta 1111, para completar su ciclo de conteo y reiniciarlo. El médulo 0 MOD de un contador se refiere a esta circunstancia. En general, un contador de médulo N es un circuito que realiza una secuencia a través de N estados diferentes. El médulo de un contador binario estd estrechamente relacionado con su tamaiio. Por ejemplo, un contador binario de 8 etapas puede contar hasta'28=256 pulsos, es decir, tiene 256 estados diferentes, desde 00000000 (0) hasta 1111 111 (255). Es, por tanto, un contador de médulo 256 o, simplemente, un contador MOD-256. En general, un contador binario de n etapas o flip-flops puede contar entre 0 y 2-1 y tiene 2” estados diferentes, es decir, es un contador de mé- dulo N=2", Si n=3, se trata de un contador MOD- 8, si n=7 es un contador MOD-128, si N=14 es un contador MOD- 16384, etc. El médulo de un contador se puede incrementar © extender, simplemente, agregando més flip-flops a la cadena o conectando varios contadores en cascada. En este tiltimo caso, el médulo de contador resultante es el producto de los médulos de los contadores individuales, Por ejemplo, si se conecta en cascada un contador de médulo 8 (3 flip-flops) a un contador de médulo 16 (4 flip-flops), se obtiene un contador de 7 etapas o de médulo 128 (=8x16), el cual posee 128 estados diferentes y proporciona conteos de 7 bits desde 0000000 (0) hasta I1¥1111 (127). En Ja figura 497 se ilustra este concepto. Es posible alterar el médulo natural de un contador con la adicién de una o més compuertas externas. En la figura 498, por ejemplo, se ilustra la for- made convertir el contador de médulo 16 de la figu- 12496 en un contador BCD 0 de médulo 10, es de- CEKIT- Curso préctico de elecirénica digital 313Contador binario de modulo extendido ') Diagrama de bloques Pulsos By toate Contador (Ver figura 498) cir, con 10 estados diferentes. El circuito cuenta cf- clicamente entre 0000 (0) y 1001 (9). Observe que se ha suprimido la linea de PRESET pero se mantiene la de CLEAR. La raz6n de esto es muy sencilla: el estado L111 (preset o set) no forma parte de la secuencia normal de conteo mientras ‘a1 a2 a3 Contador ‘MoD-16 MOD-@ (Ver figura 4976) GFEDCBA a1 G2 Gs a4 Contador MoD-128 PR ol ee que el estado 0000 (clear o reset) si forma pane de la misma, El circuito de la figura 496 es también un contador ponderado. La Salida de cada flip-flop tiene asignado un peso o valor dependiendo de su posi- cién en la cadena, Especificamente, D tiene un peso Contador BCD 0 de médulo 10 Pulsos de relo} 314 0 0 a 0 1 1 1 1 0 ° 0 oOde 23=8, C un peso de 22=4, B un peso de 2!=2 y ‘A.un peso de 20=1. La posicién de D corresponde al bit més significativo (MSB) de la cuenta y la de A al menos significative (LSB). EI niimero_m de pulsos 0 estados asociados a una cuenta DCBA particular se obtiene convirtiendo Ja cuenta binaria a decimal, es decir, multipticando cada bit por su peso y sumando los valores obtenidos, Por ejemplo, si DCBA=1101, entonces m= 1x8 + [xd + 0x2 + Ix] = 844041 =13. Este resultado implica que han pasado 13 pulsos desde el momento en que se inici6 o reinicié la secuencia en el estado 0000. Los contadores de c6- digo ponderado son particularmente ‘tiles para con- Venti informacién digital en andloga, Un ejemplo de contadores cuya secuencia no es ponderada son Jos contadores Johnson o de anillo. Otra ventaja importante de los contadores pon- derados es que usted puede inmediatamente saber en que estado se encuentran y predecir el siguiente estado de la secuencia, Adeniés, sus salidas pueden utilizarse para direccionar una amplia variedad de decodificadores, multiplexores, demultiplexores, memorias., etc. directamente, sin necesidad de realizar conversiones de eédigo. El circuito de la figura 496 es también un contador ascendente porque 1a cuenta binaria representada en sus salidas se incrementa en uno con cada pulso de reloj, Cuando la cuenta alcanza su valor méximo (1111) retoma a su valor minimo (0000) con el siguiente pulso de reloj y contimia. Existen también contadores descendentes y ascendenies! descendentes 0 upidown. Los primeros cuentan en orden inverso y los segundos pueden contar en ambas direcciones. Cuan- do la cuenta de un contador descendente alcanza su valor minimo (0000) retoma a su valor méximo (LLL) y continéa. En un contador up/down, ta di- reccidn de conteo se puede especificar mediante una Iinea de control (U/D) o utilizando dos entradas de reloj separadas. En la figura 499 se muestran la tabla de verdad, el cireuito légico y el diagrama de temporizacién de un contador binario asincrénico descendente de 4 etapas. Observe que se utilizan las salidas Q para proporcionar la sefial de reloj del flip flop siguiente. Contador binario descendente de 4 bits 4) Tabla de verdad ° 1 2 3 4 5 6 7 a 9 ) Circuito l6gico CEKIT- Curso prictco de electrinica digital 315La linea de control PR (PRESET) inicializa las salidas en el estado DCBA=I111 cuando recibe un nivel bajo. El andlisis de este circuito es similar al de la figura 496. Los flip-flops responden a flancos de subida El circuito de la figura 496 es también un con- tudor lineal porque el estado de un fipsop depende del estado de fos flip-flops que lo preceden. En contraste, existen también contadores realimentados. En estos tiltimos, el estado de un flip-flop depende tanto del estado de los flip-flops precedentes como de los que le anteceden 0 siguen en la cadena. Los contadores realimentados se utilizan principalmente para produeir contadores de médulo N= 2t-I+1 siendo n el nimero de etapas. En la figura 500, por ejemplo, se muestra un contador de 5 eta- as que opera como un contador de médulo 17. El Circuito arranca con todos los flip-flops en 0 (ED CBA=00000) y cuenta ciclicamente entre (©) y 10000 (16). Cuando la cuenta llega a 01000, el 1 de la salida Q4 entra a la porcién maestra de FFS (un flip- flop R-S MUS, ver leccién 20). Cuando la cuenta est en OLLIL y arriba el siguiente pulso, la en- ada de reloj de FF5 recibe un flanco de bajada y el 1 del maestro se trasfiere a la salida Qs del esclavo. Al terminar el pulso, en las salidas se lee la cuenta 10000. El siguiente pulso reinicia la secuencia. Contadores binarios con salidas decodificadas Las salidas de un contador binario como el de la figura 496 se pueden decodificar con el fin de proporcionar una salida tinica para cada estado individual de la secuencia o producir un oédigo que per- rita visualizar ese estado en un display de siete segmentos. En la figura 501 se ilustra este concepto. La decodificacisn de estados binarios se estudié en la leccién 10 de este curso. En el circuito de a figura 501 (a), para cada estado de salida del contador, el decodificador activa una sola de las 16 Iineas de salida y mantiene inactivas las 15 lineas de restantes, El nivel de acti- vacién puede ser 16 0, dependiendo del disefio. Por ejemplo, cuando ta cuenta binaria DCBA es 0101 (5), se activa la linea Q5, cuando la cuenta es 1000 (8) se activa la linea Q8, etc. En el circuito de la figura 501 (b), cada estado de salida del contador es convertido por el decodificador en un eédigo de siete segmentos equivalente J, S¢ visualiza en el dlsplay como un nimero, una letra o un caracter especial, dependiendo de las caracteristicas particulares del decodificador. Por ejemplo, si DCBA=0011@), en el display se observari el nimero 3. La decodificacién de estados es esencial cuando €l contador controla displays LED, LCD (cristal liquido), fluorescentes o de cualquier otro tipo 0 se unliza para iniciar una secuencia de temporizacién, de control o de muestreo. Naturalmente, para que la comunicacién sea eficiente, el contador y el decodificador deben trabajar con el mismo cddigo. La decodificacién de las salidas de un contador asinerénico puede producir pulsos errdticos lamados glitches en varias de las salidas del decodificador durante la transicién de un estado al. siguiente, es decir, durante el tiempo de propagacién, Esta situacion se ilustra en la figura 502, Contador realimentado de médulo 17 316Decodificacién de las salidas de un contador ) Contador con decoditicador de Na M lineas Qo a1 binario bits [2] de binario ss pal 7 segmentos G2 3 O4 95 O6 47 O8 99 Q10 O11 O12 O13, Decodificador de 4 a 16 lineas Glitches en contadores asincrénicos En este caso, la cuenta binaria es, inicialmente, DCBA=O111 (7) y esté activada la salida Q7 del decodificador. Cuando llega el siguiente pulso, las sa- BCD a 7 segmentos Display de 7 segmentos lidas no cambian instanténeamente de estado sino que lo hacen gradualmente hasta que la nueva cuenta (1000) queda fijada en el contador, Durante el tiempo que dura esta propagacién del cambio, las salidas pasan, sucesivamente, por los estados 0111, 0110, 0100, 0000 y el’ decodificador los reconoce, originndose gliiches de deco- dificacién en las salidas Q6, Qs y Qo. En algunas aplicaciones, los glitches son tole- ables o no tienen incidencia alguna en el funcionamiento del circuito al cual va dirigida la cuenta decodificada. En otras aplicaciones, especialmente cn sistemas sincrénicos, son una verdadera plaga y provocan toda clase de problemas. Ademis, son dificiles de observar en un osciloscopio para detectar su presencia y combatirlos. En estos casos, deben utilizarse contadores sincrénicos, los cuales, como veremos mas adelante, no generan glitches por la misma naturaleza de su funcionamiento. Contadores binarios asincrénicos TTL y CMOS Existe una gran variedad de circuitos integrados ‘TTLy CMOS de mediana escala disefiados especificamente para operar como contadores binarios asincrdnicos. La tabla de la figura 503 compara las caracteristicas mas sobresalientes de algunos de ellos, Todos los contadores relacionados son ascendentes y no siempre todas las salidas son accesibles. CEKTT- Curso préctico de electronica digital 317Contadores binarios asincrénicos TTL y CMOS comunes Salidas accesibles 7418293 74393 74.8393 Todas Todas Todas, ex- copto 2y 3 Todas MOD-16. {a}: £1-74263 y l distrbucion da MOD-256. [5}:Con oscilador interne incorporado. Los dispositivos de las series CMOS 40 y 74C pueden operar con tensiones de alimentacién desde V hasta 18V mientras que los de las series TTL 74 y TALS trabajan a SV. Describiremos a contin ‘cién un contador binario asinerénico representativo de cada familia: el chip TTL 74L893 y el chip CMOS 4060B. Las hojas de datos de los fabricantes suministran mayor informacién al respecto. En la figura 504 se muestran la distribucién de pines, el diagrama funcional y la tabla de verdad del Circuito integrado 74L893,” un contador binario TIL de 4 etapas. Cada etapa es un flip-flop IK maestro/esclavo conectado como toggle y" disparable por flancos de bajada, La tensi6n de alimenta- isn se aplica entre los pines 5 (Vec) y 10 (GND). El dispositive posee cuatro lineas de salida (QD, QC, QB, Qa), dos entradas de reloj (A y B) indepen- aiemes ¥ dos eniadas de reser comunes (ROI) y R(0}2). Cuando Rol!) y Ro(2] son ambas altas o se 318 [1}:Puede operar como dos contadores separados MOD-2 y MOD-8, respectivamente, 0 como un solo contador {2}:La distrioucion de pines del 74C93 difiore de la del 741893 y o 7493, :299 son eléctrica y funcionalmente idénticos al 7498 y al 741$93 pero difiarenen su [4:E1 7499774LS83 puede operar como dos contadores independientes MOD-16 0 como un séio contador +; Flancos de bajada (transiciones de 1 a0) dejan otantes, todas tas saidas son bajas y el 741893 no cuenta, Cuando cualquiera de estas 1i- neas, o ambas, es baja, se habilita el conteo. La primera etapa puede ser utilizada como contador MOD-2 0 divisor por 2 y las tres restantes como contador MOD-8 o divisor por 8. En el primer caso, la sefial de reloj se aplica al pin 14 (A) y la sefial de salida se recibe en el pin 12 (Q4), En él segundo, la sefial de reloj se aplica al pin 1 (B) y la cuenta binaria, entre 000 y ILL, se recibe en los pines 11 (QD), 8 (QC) y 9 (QB). Conectando Ia salida de la primera etapa (QA, pin 12) a la entrada de reloj de la segunda (B, pin 1) se obtiene un contador MOD-16 o divisor por 16, En este caso, la seftal de reloj se aplica al pin 14 (A) y Ja cuenta binaria es QDQCQBQA, correspondiendo Qo al bit mas significative (MSB) y Qa al bit menos significativo (LSB). El circuito cuenta cfclica- mente entre 0000 (0) y IML (15).Circuito integrado 74LS93 {@) Distribucién de pines a [er reel. S6 66 on on] (©) Tablas do verdad (¢}: Salida QA (pin 12) conectada a entrada 8 (pin 1) Conectando adecuadamente las entradas Ro(t] y R(O}2 a las salidas Qa, QB, QC y QD, se pueden obtener, fécilmente, otros médulos de conteo, como se ilustra en la figura 505. Por ejemplo, conectando Ro. (pin 2) con QB (pin 9) y Rio (pin 3) con QD (pin 11), el cireuito funciona como un contador BCD o de médulo 10, es decir, cuenta ciclicamente entre 0000 (0) y 1001 (9). La méxima frecuencia de reloj del 74LS93 ¢s 42 MHz y el méximo tiempo de propagacién es 7Ons. Las versiones TTL estindar y CMOS del mismo son los circuitos inte 7493 y 74C93,_res- pectivamente, Este iiltimo es funcionalmente idén- tico a los dos primeros pero tiene una distribucién de pines diferente. Lo mismo sucede con el 74293 yel 748293, El 74LS393 es la version dual del 74LS93, es decir, contiene dos contadores 741893 completamente independientes en una misma cdpsula de 14 pines. Este dispositivo se puede utilizar como dos contadores MOD-16 individuales 0 como un sélo contador MOD-256 (16 etapas). En la figura 506 se muestran la distribucién de pines y el diagrama funcional del circuito integrado 40608, un contador binario CMOS de 14 etapas ‘con oscilador interno, Observe que, externamente, no son accesibles las salidas de las tres primeras tapas de la cadena ni de la undécima. La cuenta avanza con cada transicién negativa de la sefial de reloj aplicada al pin 11 (01) o al pin 9 (Bo). La tensién de alimentacién (18V, maximo) se aplica entre los pines 16 (VDD) y 8 (GND 0 Yss). La méxima frecuencia de reloj admisible es del orden de 10 MHz@ 15V y disminuye con el voltaje de operacién. El retardo de propagacién entre etapas méximo es del orden de 330 ns@5V y disminuye a medida que aumenta el voltaje. En la figura 507 se ilustran dos formas posibles de utilizar el oscilador interno del 4060B. En el circuito de la figura 507(a) se utiliza una red RC externa, constituida por Ri, R2 y C. La frecuencia fundamental de oscilacién (Fo) depende de los yalores de Ri y C y se evalia mediante Ia siguiente formula aproximada: Fe 22 xR1xC Por ejemplo, si R1=56 Ky C=220 pF, entonces Fo=37 KHz, Puesto que el circuito es, esencial- CEKIT- Curso prictco de electronica digital 319Contadores de modulo N con 74LS93. (@) MoD-8 +5V (b) MoD-16 Secuencia de conteo: eiclica , entre 000 y 111 (@) MoD-10 +pV (4) MoD-s Secuencia de conteo: cicliea , entre DCBA=0000 y DCBAx1111 (©) MoD-3 +5V ciclica, entre BA00 y BAx10 () Mopa2 ‘Secuencia de conteo: ciclica, entre CBA=000 y CBA=100 mente, un divisor de frecuencia, en la salida Q14 se obtendrd una sefial de 2,26 Hz, en la salida Qi0 una seftal de 36.13 Hz, en la salida Qs una sefial de 2.31 KHz, y asf sucesivamente, En elcircuito de la figura 507(b) se utiliza un cristal de cuarzo para producir el mismo efecto. La frecuencia resultante en cada una de las salidas es muy estable y depende de la frecuencia del cristal. Por ejemplo, si se utiliza un cristal de 32.768 KHz (del tipo utilizado en los relojes de pulsera), en la salida Qué se obtiene una sefial de, exactamente, 2 Hz. La entrada de reset (pin 12), cuando es alta, inicializa todas las etapas en ceros € inhibe la opera- Ci6n del oscilador. En condiciones normales de ope- 320 ‘Secuencia de conteo: ciclca, entre DCBA=0000 y DCBA=1901 ‘Secuencia de conteo: ciclica, entre DCBA=0000 y DCBA=1011 Fig. 505 racién, esta linea debe ser baja. La entrada de pulsos es del tipo Schmit-trigger. Esto permite utilizar sefiales de reloj con cualquier tiempo de subida o de bajada. Para mds detalles sobre el 40 GOB, remitimos al lector a la leccién 17. Otros contadores CMOS similares al 4060B son los circuitos integrados 4020B, 4024B y 4040 B. El 4020B es de 14 etapas, el 4024B es de 7 etapas y el 4040B es de 12 etapas. Todos responden a flancos de bajada y poseen una linea de reset activa alta asf como una entrada de pulsos con ac- cin Schmitt-trigger. Ninguno incluye oscilador. En la leccién 26 conoveremos otros contadores binarios asincrénicos de varias etapas especiales, losCirculto integrado 4060B cuales se utilizan, principalmente, como temporizadores programables. Ejemplos de este tipo de dispo- Siivos son Tos circuits integrados 4045B.y 45 _ Para fijar de manera préctica los conceptos apren- didos, en el siguiente experimento trabajaremos con el contador binario 741,893. Inyectaremos la sefial de reloj de dos formas: manualmente, utilizando un pulsador légico (médulo 3), y autométicamente, utilizando un oscilador astable $88. Visualizaremos la cuenta binaria en los cuatro LED del médulo 1. Operacién de un contador binario asincrénico estandar Objetivos * Analizar la operacién y las caracterfsticas de un contador binario asincrénico de 4 bits tomando co- ‘mo ejemplo el circuito integrado 74LS93 descrito en la secci6n anterior. + Familiarizarse con el sistema de numeraci6n bina- tio, Materiales necesarios 1 circuito integrado 74893 (contador binario de 4 bits). IC. 1 circuito integrado 58S (timer). IC2. 1 médulo EDM-1 (4 monitores légicos). D1-Ds. 1 médulo EDM-2 (2 interruptores légicos). $1. 1 médulo EDM-3 (1 pulsador légico). So. 2 resistencias de 15 K. Ri, R2. I resistencia de 68 K. R3. 1 condensador electrolitico de 10 HF/16V. C1. 1 fuente de 5 V/1A (kit CEKIT K11). Vee. 1 protoboard, Puentes de alambre telefSnico N° 22 6N° 24 Herramientas: cortaftfos, pinzas, pelacables, bisturf Descripcién del circuito de prueba En la figura E44 se muestra el circuito que utilizaremos en este experimento para comprobar la ope- racién del contador binario 74LS93. La sefial de pulsos aplicada al pin 14 (A) puede provenir de cual- uiera de dos fuentes: un pulsador légico (médulo Jyoun rel (1C2), La cuenta binaria se viualiza en Jos 4 monitores (D1-D4) del médulo 1, correspondiendo D1 al MSB y Dé al LSB. Los interruptores S1 y $2 del médulo 2 controlan el estado de las lineas de reset Rott] y Ri0}2 del contador. Cuando estos dos interruptores estén en Ia posicién "1", el contador ingresa al estado de reset y todas sus salidas se hacen bajas. Para que el dispositive cuente, cualquiera de estos interruptores, o ambos, debe estar en la posicién "0". La frecuencia de la seiial de reloj suministrada por IC? Ia determinan R2, R3 y C1. Con los valores suministrados, este circuito genera pulsos de ~ 2 Hz, es decir, la’ cuenta binaria cambia de estado cada medio segundo, aproximadamente, Para variar esta frecuencia, sustituya R3 por un potenciémetro, La resistencia R1 actiia como interface entre la salida CMOS del médulo 3 y la entrada TTL del contador. CEKIT- Curso préctico de electrénica digital 321Circuito de prueba del contador 74LS93 Pulsador logicos Procedimiento Paso 1. Arme sobre su protoboard el circuito de la E44. Observe que la tensién de alimen- tacién del 741893 se aplica entre los pines 5 (@5V) y 10 (tierra), No olvide alimentar los tres mé- dulos y el reloj 555, como se indica. Conecte, ini- ialmente, la entrada A (pin 14) del 74LS93 a la salida 9 (pin #5) del médulo 3 y site los interruptores 51 y S2.del médulo 2 en la posicién 1. Paso 2, Encienda la fuente de alimentacién, Observaré que ninguno de los monitores légicos se lumina, indicando que las salidas del contador son todas bajas. Esto sucede porque, con Si y S2.en la posicién "1", el 741893 esta en Ia condicién de reset y no cuenta, Accione varias veces el pulsador So, Notard que la situacién no cambia y el estado de salida sigue siendo QDQCQBQA=0000. Paso 3. Para habilitar la funcién de conteo, situé cualquiera de los interruptores $1 6 S2, 0 ambos, en la posicién "0". De esta manera, cualquiera de las entradas de reset del contador, o ambas, recibirin un nivel bajo y el 74LS93 quedaré habilitado ‘como contador binario, Puesto que atin no hemos aplicado pulsos, los monitores deben permanecer apagados, indicando que la cuenta arranca en ceros. 322 er 741893 Fo(!) * Monitores \égicos Contador binarlo Fig. E44 Paso 4, Oprima momenténeamente el pulsador del médulo 3 (S0) y libérelo, Observaré que se ilumina el monitor Dé del médulo 1, indicando que el estado de la cuenta de salida es QDQCQBQA=0001. Esto sucede porque, al pulsar y liberar $0, estamos aplicando un pulso. Esto provoca que el estado previo de la cuenta (0000) se incremente en 1, gene- réndose el ntimero binario 0001 (1, en decimal), Paso 5. Repita el paso anterior varias veces. Obser- var que, con cada pulso aplicado, el estado de la cuenta se incrementa, siguiendo el mismo orden ue evan los ntimeros del sistema binario. El segundo pulso provoca el estado de salida 0010 (2), el tercero el estado OOLI (3), y asf sucesivamente. Cuando la cuenta llega a 1111 (15), retoma a 0000 con el siguiente pulso y la secuencia se repite Paso 6. Sitée nuevamente los interruptores S1_y 82 en la posicién "I" para borrar el contador e ini- Cializar las salidas en el estado QDQCQBQA=0000. A continuacién, desconecte la entrada A’ (pin 14) del 74L$93 de la salida Q del médulo 3 y conéc- tela ala salida de pulsos (pin 3) del reloj 555. Puesto que el contador estd inhibido, 1a cuenta binaria debe continuar siendo igual a 0000. Proce- da, entonces, a habilitar el conteo, situando en lasicién "0" cualquiera de los interruptores S1 6 2, 0 ambos, Observaré en los monitores del médu- Jo'l una secuencia binaria ascendente de cédigos entre 0000 y 1111, la cual se repite ciclicamente, de manera ininterrumpida. Para practicar con el sistema binario, traduzca mentalmente cada cédigo a su representaci6n decimal equivalente (0101=5, 1100=12, etc.). Recuerde que 1a salida QD (monitor D1) tiene un peso de 23 (8), la salida Qc (monitor D2) un peso de 2? (4), la salida QB (monitor D3) un peso de 21(2) y la salida Qs (monitor D4) un peso de 20 (1). Para deducir el ntimero decimal asociado a cada cédigo visualizado, sume s6lo las ponderaciones de los LED iluminados e ignore los LED apagados. Contadores binarios sincrénicos La principal desventaja de los contadores estudiados hasta el momento es su velocidad. Cualquier cambio en la entrada debe propagarse a través de toda la cadena de flip-flops antes de que las salidas adopten su estado final, Ademés, los retardos de propagacién entre etapas causan estados de salida Invalidos y provocan la aparicion de glitches, ‘Todos los problemas anteriores se eliminan utilizando contadores sincrénicos. A diferencia de un contador asinerdnico, en el cual la salida de una etapa maneja la entrada de reloj de la etapa si- uuiente, en un contador siner6nico todas las etapas el contador estén manejadas directamente por una Jinea maestra de reloj y todas las salidas cambian al ‘mismo tiempo. No hay efectos de propagacién, En la figura 508 se muestra el circuito de un contador sincrénico binario de 4 etapas construido con flip-flops J-K maestro/esclavo. Observe que todas las ifneas de reloj de los flip-flops estén conectadas entre sf, formando una ifnea maestra de entrada de pulsos. Note la presencia de las compuertas AND Gi y G2. La compuerta Gi garantiza que el flip-flop FF3 cambie de estado sdlo cuando las salidas Qa y QB sean ambas altas, Del mismo modo, la compuerta G2 garantiza que el flip-flop FF4 cambie de estado Gnicamente cuando Tas salidas QA, QB y QC sean altas. Cuando se aplica un pulso de reloj (CLK), todos los flip-flops que deben cambiar de estado lo hacen siniulténeamente. Para comprender cémo opera este circuito, re~ cuerde que, en un flip-flop JK, la salida no cambia de éstado cuando las entradas J y K son altas y cambia de estado cuando estas entradas son bajas. Suponiendo que, inicialmente, el estado de las salidas es QDQCQEQA=0000 (condicién de reser), las entradas Jy K de los flip-flops FF2, FF3 y FF4 serdn todas bajas. Por tanto, la aplicacién de un pulso de reloj en ese instante no cambiard el estado de sus salidas. Sin embargo, puesto que las entradas J y K del flip- flop FFI estén conectadas a un nivel alto permanente, el primer pulso de reloj cambiaré el estado de la salida Qa de 0 a 1. Asf, la cuenta binaria regis- trada por el contador es 0001 (1, en decimal). Puesto que las entradas J y K del flip-flop FF2 son ahora altas, el siguiente pulso de relo} cambia- 74 el estado de Ia salida QB de 0 a1 y la salida Qa retomard a 0, configurdndose la cuenta binaria de Contador binario sincronico ascendente Linea maestra de reloj CEKIT- Curso prictco de electrinica digital 323salida QDQCQBQA=0010 (2). Con Ta salida Qa baja, Gnicamente el flip-flop FF1 puede cambiar de estado con el siguiente pulso de reloj. Esto provoca que la cuenta de salida sea 0011 (3). Puesto que, ahora, QA y QB son ambas altas, la compuerta G1 situard un alto en las entradas J y K del flip-flop EF3. De este modo, la salida QC cami de a 1 en el siguiente plso de rlojy la cuenta binaria resultante seré 0100 (4). El resto de la seevencin sigue un pattn de comporimiento similar. Cuando la cuenta llega al estado QDQCQBQA= O111 (7), las compuertas Gi y G2 habilitan el jlip- flop FF4 para cambiar de estado cuando arribe el siguiente pulso. La nueva cuenta seri, entonces, QHQCQBQA=1000. Cuando la cuenta Tega a 11 1105), todos los flinlops quedan habiltados pax ra cambiar de estado y sus salidas serdn todas igua- Jes a 0 cuando llegue el préximo pulso. La caracteristica mas importante del contador sincrénico descrito es su velocidad. Todos los flip- ‘flops cambian de estado simulténeamente, en sincro- nismo con la sefial de reloj. La demora total en cada cambio de estado es el tiempo de propagacién de un solo flip-flop y no la suma de los tiempos de propigaci6n de todas las etapas, como sucede en un contador asincrénico, Lo anterior permite operar a frecuencias de reloj mucho més altas que las admitidas en un contador de rizo y no origina glitches molestos cuando se decodifica la cuenta binaria. El costo de esta mejora es un aumento en la complejidad del circuito, puesto que se requieren una circuiterfa I6gica adicional y un mayor niimero de conexiones. En general, los contadores sincr6nicos son més répidos, mAs costosos, mas complejos y consumen més potencia que las versiones asincrénicas co- sespondientes pero son una mejor lectin cuando se trabaja a altas frecuencias. Afortunadamente, usted no necesita disefiar un contador sincrdnico cada vez que lo necesite puesto que, en su gran mayorfa, estén disponibles como circuitos integrados. El contador sinerénico mostrado en la figura ‘508 es ascendente. El conteo descendente se puede implementar controlando las entradas J y K con las salidas complementarias, como se muestra en la figura 509. Observe que cuando el estado de salida €5 QDQBQCQA=0000, todos los flip-flops quedan habilitados para cambiar de 0 a 1 con el siguiente pulso de reloj. Ejemplos de contadores binarios_sincrnicos son los circuitos integrados 74193, 74C193, 40 193 y 74161. Los tres primeros son ascendentes/ 324 ACTIVIDAD Vernon Ny Construccién del_médulo 4: Generador de pulsos de reloj. Parte 4 En esta actividad finalizaremos el ensamble del médulo 4 instalando en la tarjeta de circuito impreso de! mismo el circuito integrado ICI (555) y el poten- ciémetro R2 (100 K), El primer co te (IC1) contiene toda la circuiteria andloga y légica necesaria para Ia generacién de pulsos y el segundo (R2) es el control de frecuencia del médulo. Realizare- mos también la prueba del circuito Componentes y materiales necesarios 1 circuito integrado 555. IC1. 1 potenciémetro miniatura de 100 KQ. Ra, 1 condensador de 10 UF. Cx. 1 circuito impreso CEKIT EDM-<4. 3 pines de insercidn, Herramientas: cautin, soldadura, cortaftios, pinzas. Procedimiento Paso 1. Tome el circuito integrado 555 e insértelo cuidadosamente en la base de 14 pines, como se indica en la figura A29. Observe la orientacién del unto gufa que identifica el pin 1. Los primeros 6 p- nes de la base alojan el condensador de prueba Cx. Paso 2. Tome el potenciémetro de 100 K ¢ instdlelo en las foraciones correspondientes, con la perilla de accionamiento mirando hacia afuera de la tarjeta, como se indica en la figura A29. Una vez instalado, suelde con cuidado los terminales de co- nexiGn por el lado del cobre Paso 3. Suelde a los agujeros de acceso del mé- dulo, por ef lado del cobre, 3 terminales sobrantes de LED o resistencias y cortelos todos a una misma longitud, por ejemplo, 8 cm. Proceda de la misma forma como lo ha hecho en los médulos anteriores.Leccion 15: Leccién 16: Leccién 17: Leccion 18: Leccién 13: Leecién 20: Leccién 21 Leccién 22: Lecci6n 23: Leccion 24: INDICE Detectores de flancos Monoestables y temporizadores Relojes o multivibradores astables EI PLL digital Légica secuencial y cerrojos biestables Multivibradores biestables (flip-flops) : Disefio de circuitos secuenciales con flip-flops Registros de almacenamiento Registros de desplazamiento Contadores binarios

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