UNIVERSIDAD NACIONAL MAYOR DE

SAN MARCOS
(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENIERÍA ELÉCTRICA Y

ELECTRÓNICA
E.A.P. INGENIERÍA ELECTRÓNICA

INFORME PREVIO DEL LABORATORIO Nro 1

Curso : MICROELECTRÓNICA

Profesor : ING. RUBÉN ALARCÓN MATUTTI

Estudiante : ECHEVARRIA HUNOCC LUIS

EDUARDO

Código : 12190095 Turno: Martes 2-4

2016
 INFORME PREVIO DEL LABORATORIO Nro 1

1) Realice el layout del inversor, tome en cuenta los modelos de la

guía. Con sus cortes en 2D y 3D

Para 2D hacernos un corte vertical

Vista en 2D

3D
2) Para el layout del inversor:
Hallar la frecuencia máxima de operación .
El área ocupada del layout.

Observamos de la figura que la mayor separación es de 16ps entonces

tenemos:

1 1
𝐹𝑚𝑎𝑥 = = = 62.5𝐺𝐻𝑧
𝑡𝑝𝑚𝑎𝑥 16𝑝𝑠
 En la imagen se observa el
tamaño de nuestro Layout
para eso usamos la opción
Measure distance encerrada
con la circunferencia roja en el
programa y tenemos:

Eje X:
dx=25 lambda (3.125um)

Eje Y:
dx=51 lambda (6.375um)

Área= 19.9 (um)2

3) Para el layout del inversor, extraer la descripción CIR (Spice) y la

descripción CIF del inverso.
CIR
Ejemplo para el tipo P tenemos:
L=0.25 y W= 0.75

Capacitancias parasitas
 CIF

Los archivos CIF (Caltech Intermediate Form) proporcionan información sobre

los componentes del diseño que gráficamente se realizan en base a figuras
geométricas como polígonos y líneas de los cuales se definen las coordenadas
de cada uno de sus vértices.

El código generado es:

( File : "C:\Program Files (x86)\Microwind2 beta\CMOSINVERSOR.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 13/09/2016,4:36:46)

DS 1 1 1;
9 topcell;  El comando 9 declara el nombre de una celda como “topcell”
L 1;  El comando L coloca la capa de máscara que se utilizará para toda
la geometría posterior
P -125,17500 2250,17500 2250,21000 -125,21000;  Comando para crear
un polígono. Los polígonos deben tener al menos tres puntos. Un polígono
cualquiera de más puntos es aceptado.
L 19;
P 975,16100 1275,16100 1275,16400 975,16400;
P 975,19725 1275,19725 1275,20025 975,20025;
P 100,20475 400,20475 400,20775 100,20775;
P 975,18475 1275,18475 1275,18775 975,18775;
P 975,14850 1275,14850 1275,15150 975,15150;
L 13;
P 0,15500 375,15500 375,19375 0,19375;
P 375,15500 1875,15500 1875,15750 375,15750;
P -875,17125 0,17125 0,17875 -875,17875;
P 375,19125 1875,19125 1875,19375 375,19375;
L 23;
P 1500,19750 2125,19750 2125,20250 1500,20250;
P 750,14625 1500,14625 1500,15375 750,15375;
P 750,15875 1500,15875 1500,16625 750,16625;
P 1500,14625 2125,14625 2125,15125 1500,15125;
P -125,20250 625,20250 625,21000 -125,21000;
P 750,16625 1250,16625 1250,19000 750,19000;
P 1250,17125 2125,17125 2125,17750 1250,17750;
P 750,19500 1500,19500 1500,20250 750,20250;
P 1250,18250 1500,18250 1500,19000 1250,19000;
L 2;
P 750,15750 1500,15750 1500,16625 750,16625;
P -125,20250 625,20250 625,21000 -125,21000;
P 750,15500 1500,15500 1500,15750 750,15750;
P 750,14625 1500,14625 1500,15500 750,15500;
P 750,18250 1500,18250 1500,19125 750,19125;
P 750,19375 1500,19375 1500,20250 750,20250;
P 750,19125 1500,19125 1500,19375 750,19375;
L 16;
P 500,15500 1750,15500 1750,16875 500,16875;
P -375,20000 875,20000 875,21250 -375,21250;
P 500,15250 1750,15250 1750,16000 500,16000;
P 500,14375 1750,14375 1750,15750 500,15750;
L 17;
P 500,18000 1750,18000 1750,19375 500,19375;
P 500,19125 1750,19125 1750,20500 500,20500;
P 500,18875 1750,18875 1750,19625 500,19625;
L 60;  EL comando 94 coloca la etiqueta “Vout” en dirección 2000,17375

94 INPUT -625,17500;
94 Vdd 2000,20125;
94 Vss 1875,14875;
94 OUT 2000,17375;
94 Vdd 250,20625;
DF;  Para terminar la definición de una subrutina
C 1;  El comando C invoca una colección de otros estados que han sido
empaquetados con DS y DF

E  Indica el final del archivo

4) Presentar en laboratorio el
LAYOUT de la NAND
considerar para el layout el
esquema de la FIG. C hacer
su diagrama de barras
(STICK) tratar de conseguir
un layout de dimensiones
mínimas. Mostrar y
describir las vistas de corte
2D y 3D.
 Mostramos el corte en 2D

Se hizo un corte vertical por el lado de la difusión P y difusión N observando en

el lado izquierdo el nMos y a la derecha el Pmos

Vista en 3D

Se observa el proceso de construcción

Luego tenemos la simulación

Observamos de la figura que la mayor separación es de 16ps entonces

tenemos:

1 1
𝐹𝑚𝑎𝑥 = = = 71.4𝐺𝐻𝑧
𝑡𝑝𝑚𝑎𝑥 14𝑝𝑠
 5) Para circuitos digitales CMOS mostrados en las Figuras 1,2,3. Analizar y
hallar la función lógica de salida de los circuitos. Presentar el LAYOUT
como mínimo de UNO de ellos y corroborar su función lógica mediante
simulación. Medir el AREA del layout y hallar la frecuencia MÁXIMA de
operación.

 CIRCUITO I:

Obtenemos la siguiente tabla para la función F.

S In1 In2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

Obteniendo la expresión reducida de la función F, por cualquier método

obtenemos:
̅̅̅̅̅ ∗ 𝑆 + 𝐼𝑛2
𝐹 = 𝐼𝑛1 ̅̅̅̅̅ ∗ 𝑆

Construyendo el circuito en el programa Microwind 2, obtenemos.

En la figura también esta remarcada la opción measure distance para poder
calcular el área de nuestro layout.

Eje X:
dx=70 lambda (8.750um)

Eje Y:
dx=76 lambda (9.500um)

Área= 83.1 (um)2

Ahora calcularemos la frecuencia máxima de nuestro Layout. Para esto en la
figura ubicamos el tiempo de separación máxima

Hallando la frecuencia máxima de nuestro multiplexor de 2 a 1 es:

1 1
𝐹𝑚𝑎𝑥 = = = 23.8𝐺𝐻𝑧
𝑡𝑝𝑚𝑎𝑥 42𝑝𝑠