aovizore Paral -Escenae PRIMER OGUE-TEORICO-PRACTICOIIGTEMASDIGITALES VENSAMBLADORES {GRUPOMI Parcial - Escenario 4 Fecha limite 24 de sep en 23:55 Puntos 75 Preguntas 20 Disponible 21 de sep en 0:00-24 de sep en 23:55 4 dias Tiempo limite 90 minutos Intentos permitidos 2 Instrucciones Apreciado estudiante, presenta tus exdmenes como SERGIO EL ELEFANTE, quien con honestidad, usa su sabiduria para mejorar cada die. Lee detenidamente las siguientes indicaciones y minimiza inconvenientes: 1, Ticnes dos intentos para deserroliar 7. Solo pu ir al segundo tu evaluacion. intento en caso de un. problema tecnolégi 2. Si respordiste uno, de los intent in ninghn incorveniente y. tuvit fo mas con el otro, el examen no sera habilitado nuevamente. calificadas a requiere estas no seran naticamente, ya que ‘evision del tutor. 3. Cuando estés respondiendo @valuacién, evita abrir paginas 9, Si presentas inconvenient diferentes ¢ tu examen, Esto jede se) oom, pus acasionar ol cierre del misma y Erear un caso explcands la stunck un intent aduntando siempre y do 4, Asegiratede tenerbusnaconexién Soporte Tecnologico pueda Enndarce a inter, cere cuniquer programe una respuesialo ontes posble, qve pueda consumirelancholde B t movil 10. Podris verificar xcién de tu examen Gnicamente durante las 24 no utlices inter’ es empezar a, responder el por Io menos dos cierra, es decir, maxi 5 the recor lo p.m.Sillegadalas ISS p.m.nolohas telefon sbletas para a se cerrara y ni ctndades. evaluative 6. El tiempo maximo que tienes 12, Al terminar de responder el tescver coda crabacin es de'0 gxaman debes car. lg en el boton minuton wiar todoy terminar” de otra Ferra el examen permanecera abierto, ;Confiamos en que sigas, paso a paso, en el camino hacia la excelencia académica! Das tu palabre de que realizaras esta activided esumiendo de corezon nuestro PACTO DE HONOR? |\w Maan ee Ree TC) Historial de intentos Intento Tiempo Puntaje ULTIMO Intento 4 52 minutos 67.5 de 75 © Las respuestas correctas estarén disponibles del 24 de sep en 23:55 al 25 de sep en 23:55. Callficacion para este intento: 67.5 de 75 Presentado 23 de sep en 22:24 htpspolinstructure.comicourses/1138 Vquzzesi41827 ans.2si9no19 Parcial -Escenario : PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPON] Este intento tuvo una duracién de 52 minutos. Pregunta 1 3.75 13.75 ptos. Las compuertas NAND son reconocidas como compuertas universales. Como se puede ver en la imagen, ellas permiten reemplazar cualquiera de las compuertas basicas, haciendo mas econémica la fabricacién de Circuitos integrados (al usar un Unico tipo 1D» «De 2DiD> oipD* (sor (ano (on Teniendo en cuenta lo anterior, analice el circuito de la imagen: jada una de la Un decodificador de 2 lineas a 4 lineas, que activa algunas de las salidas, segiin el cédigo binario en la entrada. Alhacer la conversién de compuertas se puede verificar que cada salida se activa para cada uno de los cuatro cédigos binarios posibles en la entrada. Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 ane2si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICOISISTEMAS DIGITALES Y ENSAMBLADORES“GRUPO] Pregunta 2 3.75 13.75 ptos. Una expresién “producto de sumas” (POS, product of sums) esta conformada por varios términos suma (suma booleana) de literales que se agrupan en un producto booleano. Dado el siguiente circuito: Se podria decir que: Es el resultado de los maxtérminos M; y Ms, es decir =(A4 B+ OA + BY G) Esta expresién se puede obtener directamente del circuito. Al existir una compuerta AND antes de la salida del circuito, se puede decir que la ultima operacién a realizar es un producto, Mas a la izquierda, se tienen dos compuertas OR que realizan la suma de los términos A+B+CyA+B+6 mintérminos M; y Ms, es decir ¥ = AZ puede representar como una suma de pi mintérminos Nos por pro FEED routs 01375 ptos. Los multiplexores, ademas de ser usados para la seleccién de datos, pueden funcionar como generadores de funciones logicas, Partiendo de una tabla de verdad, se seleccionan los mintérminos y se ponen a un nivel de voltaje ALTO. Las demas entradas se ponen en bajo. De esta manera, al poner en las entradas de seleccién la combinacién adecuada, Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 ans.2si9no19 Parcial ‘scenario 4: PRIMER BL OQUE-TEORICO - PRACTICOISISTEMAS DIGITALES ¥ ENSAMBLADORESGRUPO1] se puede ver el resultado en la salida. Para el siguiente circuito (asumiendo que las entradas y salidas estén numeradas de arriba abajo): 2Qué valor hay en las salidas? n dy Ytes YO esta en Oy Y1 esté en 0. EI mulliplexor tiene la entrada de seleccién en 10, por lo tanto se toma la tercera entrada de arriba hacia abajo, que esta en ALTO. En el demultiplexor, esta salida se direcciona hacia la salida Y1, pues la direccién del demultiplexor esta on 1 Pregunta 4 3.75 13.75 ptos. La combinacién de compuertas Idgicas permite obtener nuevas compuertas compuestas, tal es el caso de las compuertas NAND, NOR, XOR y XNOR. Dependiendo de! problema, es posible escoger una combinacién de compuertas que faciliten la solucién del mismo. Las puertas de un vagén de tren cuentan con sensores que permiten verificar si una persona u objeto las obstruyen. Cada uno de estos sensores funcionan de la siguiente manera: + Hay un emisor de luz infrarroja en un extremo y un receptor en el otro. + Si el espacio esta vacio, el receptor recibe la luz infrarroja que cruza de Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 anezararota Parca - Esenaio 4 PRIMER BLOQUE-TEORICO - PRACTICOISISTEMAS DIGITALES Y ENSAMBLADORES-{GRUPO1] un extremo a otro y se genera una sefial en ALTO. + Cuando algo interrumpe el paso de la luz, el sensor no la detecta y genera una sefial en BAJO. Se desea que cuando el conductor del tren mande la sefial para cerrar puertas, el sistema detecte si hay obstrucciones. De ser asi, se activa una sefial de alarma (Que requiere un nivel ALTO para encenderse). De acuerdo al montaje descrito, usted propondria: Utilizar una compuerta AND, que detecte cuando todas las sefiales estén en ALTO. Usar la légica de una XOR, para d ferentes puertas estén © no obstruida Hacer el montaje con una compuerta NAND, para tener una salida en bajo sino hay obstrucciones. La compuerat NAND es adecuada, pues no sélo verifica que todos los sensores indiquen la ausencia de obstrucciones, sino que su salida es un nivel BAJO cuando esto sucede, lo cual no activarfa la alarma. Utilizar légica inver 'sa, con una va-AND, Pregunta 5 3.75 13.75 ptos. El complemento a 2 es un método muy utiizado en los circuitos aritméticos, particularmente cuando se requiere hacer resta o manejar ntimeros con signo. En un circuito restador, el complemento a 2 se implementa: egando las dos entradas a sumar y agregando un 1 des entr da do el resultado obtenido de la suma 1 Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 582si9no19 Parcial -Escenario : PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPON] ‘Sumando un ntimero mas el complemento a 1 del otro, con acarreo de entrada de 1 Este es el método correcto para la resta Me numero, sin acar e in lemento a 2 y se suma con otro Pregunta 6 3.75 3.75 ptos. Los circuitos combinacionales se pueden representar de acuerdo a la siguiente figura. m entradas n salidas -————> |—_—__» Circuito Légico Combinacional En esta se puede ver la relacién entre entradas y salidas, asi como la realimentacién de las salidas en las entradas, que es posible en un Circuito de este tipo. Se esta disefiando un sistema digital utilizando légica combinacional, para lo cual le hacen entrega de un listado de requerimientos. De acuerdo con el siguiente listado, ,cudl de los siguientes requerimientos no es realizable mediante légica combinacional? La informacién que hay en los diferentes puertos de entrada se debera poder dir del puerto y un ENABLE. ir hacia un bus de datos, seleccionando la direccién respectiva Si el usuario cambia la direccién de seleccién, se deberd guardar la informacién disponible en el bus de datos hasta que oprima nuevamente el ENABLE, mediante una realimentacién de la salida a la entrada Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 ane2si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPON] Esta situacién no se puede realizar con légica combinacional, pues requiere un almacenamiento o memoria. Una vez los datos cambien en la entrada, se vera reflejado el cambio en Ia salida. La informacién dispuesta en el bus de datos se podra direccionar hacia las diferentes tarjetas internas del sistema digital La informacion que llegue a la tarjeta de visualizacién, deberé convertirse a un c6digo adecuado para ser mostrada en una matriz de LEDs. Pregunta 7 3.75/3.75 ptos. Un programa de computador hace uso de apuntadores para almacenar las direcciones en memoria de variables, estructura, funciones, entre otros. Dichas direcciones son mostradas normalmente en formato hexadecimal. Alleer dos direcciones en memoria, el computador le entrega la siguiente informacion AA2CO2FF y AA2C0300. Se puede decir que las dos direcciones: Se pueden representar en binario como: 101101 010110 000010 111111 y 101101 010110 000011 000000. Son contiguas y tienen una extensién de 4 bits. Lejanas, puesto que los ntimeros menos significativos O2FF y 0300 muestran que hay muchas posiciones de separacién entre los datos. Su longitud es de 64 bits. © Contiguas, con una extensién de 32 bits. Después del 02 FF sigue el ntimero 03 00. Como los primeros dos bytes son iguales, las direcciones son contiguas, Ademas, la longitud total del ntimero es de 32 bits pues cada digito en hexadecimal se representa por 4 bits y hay 8 digitos en total. Pregunta 8 3.75 13.75 ptos. htpspolinstucture.com/courses/1138 Vquzzesi41827 782si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPON] La agrupacién de datos en un mapa de Karnaugh se debe hacer siempre en potencias de 2, desde 1 hasta 2n, siendo n el nimero de variables. Cuando se tiene un mapa de Karnaugh de 4 variables, es posible entonces agrupar de a 1, 2, 4, 8 y 16 datos. Dados los siguientes mapas de Karnaugh: c,D C.D 00 o1 11 10 00 O1 11 10 oo Moo 0 molt} oo 0 Si 10M oo Los dos mapas permiten resolver problemas complet La expresién resultante de ambos es equivalente y puede simplificarse como: ¥ = AB+ AD +6 ‘Aunque ambas agrupaciones son opuestas (por un lado se agrupan 0s y por el otro 15), la expresién resultante sera equivalente. Asi, el Circuito de la izquierda retorna un Producto de Sumas dado por Y¥ =(A+D)(A+0)(B+ D), que es posible simplificar (por élgebra booleana) a la misma expresién resultante de la Suma de Productos de la derecha Y = AB+ AD +CD. El circuito de la izquierda retorna la expresion Y =(A+ D)(A+C\(B+ D). El circuito de la derecha retorna la expresion Y = AB + AD + CD. Pregunta 9 3.75 13.75 ptos. Los mapas de Kamaugh constituyen un método grafico que facilita la simplificacién de expresiones booleanas. Este método parte de las expresiones estandar (Suma de Productos o Producto de Sumas) y permite generar las expresiones més simplificadas posibles (expresiones minimas), Dado el siguiente mapa de Karnaugh: htpspolinstucture.com/courses/1138 Vquzzesi41827 ane2si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPON] B,C 00 01 11 10 Uno de los siguientes enunciados no es correcto: La expresién Suma de Productos es Y = AG + BC + AC © La expresién minima esta dada por Y = A+ BC+ A. Esta expresi6n no corresponde con el mapa de Kamauhg. Ademds, usando la simplificacién booleana se obitene que ¥ = BC, lo cual no ‘corresponde con el mapa tampoco. La expresién de Producto de Sumas es Y = (4 +B+C).(A+B+C) La expresién completa es Y = ABC + ABC + ABC + ABC + ABC + ABC Pregunta 10 3.75 3.75 ptos. La simplificacién booleana consiste en un conjunto de postulados que permiten reducir una expresién compleja lo mas que se puede, En la siguiente tabla se presentan las reglas del algebra booleana: LAt+ Atl 3.4-0 4A1=4 10.4+4B=4 5.A+A=A W.A+4B=4 +B 6.4+4=1 12. (4+ BMA + C)=4+ BC 4,8 0 C pueden repreveniar una sola variable o una combinacion de vanables. Utilizando las diferentes reglas del algebra booleana, se podria decir que la siguiente expresién: (((W + WX) + WX) +W2) Se puede reducir a: htpspolinstucture.com/courses/1138 Vquzzesi41827 one2si9no19 Parcial -Escenario : PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPO] (+z) Esta respuesta es correcta y parte de aplicar la regia 10 al término W + WX-= W. Lo mismo sucede con la expresién resultante W + WY = W. Para finalizar, quedaria W + WZ para lo cual se aplica la regia 11: W+W2=W+z. Pregunta 11 3.75 13.75 ptos. Una expresién “suma de productos” (SOP, sum of products) est conformada por varios términos productos (multiplicacién booleana) de literales (variable afirmada o negada) que se agrupan en una suma booleana. Dada la siguiente tabla de verdad: Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 sone2si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPON] Tabla de verdad B;|C|Y A 0 0; 0; 14] 1 0 0 co ee o| Oo Es posible afirmar que la “suma de productos” asociada es: contiene los maxtérminos Mj minos ¥ AC + ABC La que contiene los mintérminos ¥ = m(1,2,5,7) = m1 + m2 +m + mr Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 wns2si9no19 Parcial ‘scenario 4: PRIMER BL OQUE-TEORICO - PRACTICOISISTEMAS DIGITALES ¥ ENSAMBLADORESGRUPO1] La conformada la expr Pregunta 12 3.75 3.75 ptos. Los teoremas de De Morgan son utilizados para la simplificacién de expresiones, donde una operacién de negacién se aplica simulténeamente a dos operandos (bien sea que se estén multiplicando o sumando). La siguiente expresion: (WX+7) Utilizando los teoremas de De Morgan: e realizar una mayor simplifice puede simplificar a (WV Y) puede aplicar la negacién al primer término y dejar como (WX + ¥ Se separa el primer término y queda (7 + X +77) Esta separacién es correcta seguin el teorema de De Morgan: WxX-W+X Pregunta 13, 3.75 13.75 ptos. La paridad es un método de deteccién de errores muy utilizado, debido a la facilidad de su implementacién. Tanto el emisor como el receptor deben estar de acuerdo en cuanto al método de deteccién para poder verificar que la informacién sea recibida correctamente Con el fin de recibir un mensaje utilizando el método de paridad impar, se debe verificar si un circuito digital esta disefiado para funcionar con el Protocolo del emisor. Usted tiene conocimiento que el circuito implementado en el receptor es el siguiente: Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 1282si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPON] Sabiendo que la salida de ERROR se debe activar cuando haya un error ena paridad, usted debera entonces: Modificar el circuito, pues este no es detector de paridad, sino generador cam paridad no active la salida de error la compuerta XNOR por una XOR, de tal manera El circuito esta bien asi como esté montado, pues detecta la paridad impar. Al invertir la salida con la compuerta XNOR, el circuito sirve para detectar paridad impar, Si se quita la negacién, detecta paridad par. 'e deben cambiar todas compuertas a XNOR. Pregunta 14 3.75 /3.75 ptos. El uso de la ldgica booleana tiene aplicaciones més alla de los circuitos digitales, por ejemplo cuando nos encontramos con situaciones que requieren la toma de decisiones y el uso de condicionales. Una mama le dice a su hijo: “Vamos a comer postre, puedes escoger entre helado o brownie, pero no puedes comer los dos al tiempo” Obviamente no comer postre no es una opcién en este caso. Si usted tuviera que trasladar esta situaci6n a un circuito digital utilizando ‘compuertas ldgicas, usaria: na omer dos puerta NAND, pues la mama le hitpstipolinstructue.comicourses/1198 Vquzzesi41s27 13182si9no19 Parcial ‘scenario 4: PRIMER BL OQUE-TEORICO - PRACTICOISISTEMAS DIGITALES ¥ ENSAMBLADORESGRUPO1] Una compuerta XNOR, Una compuerta XOR, pues es la que se activa Gnicamente cuando las dos entradas son diferentes. La compuerta XOR es la adecuada, pues tiene en cuenta que se puede solo una de las dos opciones. Pregunta 15 03.75 ptos. Todos los circuitos combinacionales vistos hasta ahora pueden ser representados mediante sus tablas de verdad. De acuerdo con la siguiente tabla de verdad (A y B son entradas, Y1-Y3 salidas): Tabla de verdad A | B | Y2) ¥1/ YO 0] 0 | 6 1 0 0 o| o Es posible afirmar que: La salida Y2 se pue Jito es un sumador con acarre‘ Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 1482si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPON] El circuito es un conversor de cédigo, de binario a BCD, Pregunta 16 3.75 13.75 ptos. Las compuertas ldgicas permiten operaciones de tipo ldgico utilizando datos digitales. Las compuertas basicas son: NOT, AND y OR. Cada una de estas compuertas se puede representar mediante una tabla de verdad. Luego de hacer algunas mediciones en su circuito, usted se encuentra con la siguiente tabla de verdad: TABLA DE VERDAD Cc B A e| S| c| S ° _ Sho Foleo ro te Al hacer el andlisis de la tabla, usted podria concluir que Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 1582si9no19 Parcial -Escenario : PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPO] No es posible representar esta tabla de verdad con comp fa OR, ya que la sali n ALTO. iguna de las 3 entradas esta Se trata de una compuerta AND, puesto que la salida sélo esta en ALTO para todas las entradas en ALTO. Esta tabla de verdad representa una compuerta AND de 3 bits, pues ‘s6lo cuando las 3 entradas estan activas, la salida se pone en ALTO. el tienen mas de Pregunta 17 3.75 13.75 ptos. Muchos de los elementos que funcionan de manera “automatica’ en nuestro entomo estén conformados por circuitos logicos. Ejemplo de ellos son los semaforos, los ascensores, el control de acceso de parqueaderos y sistemas de transporte En un ascensor por ejemplo, cuando un usuario escoje uno de los pisos a los que desea ir, es necesario convertir el botén ingresado a un cédigo binario que la tarjeta de control pueda reconocer. Esta es una tarea de: Codificacién, de varias entradas a un valor binario. La codificacién convierte la sefial del pulsador a un cédigo binario particular, para que el sistema reconozea qué botén se puls6. entrada a varias salidas. Pregunta 18 3.75 13.75 ptos. Iitpstipolinstructue.comicourses/1138 Vquzzesi41627 18182si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORES“GRUPON] Un sistema de control cuenta con un sensor de temperatura que se utilizard para medir dicha variable en el tiempo. La sefial de los sensores es un valor de voltae y tiene la siguiente forma: Temperatura De acuerdo con la informacién recibida por los sensores, es posible afirmar que: La sefial es analogica y requiere ser procesada para utlizarta en un Circuito digital. La sefial es de tipo analégico, al ser continua en el tiempo. Para su Uso en un circuito digital es necesario pasarla por un conversor analogo/digital y procesarla para convertiria en un dato binario. La sefial es de tipo digital y puede ser usada en un cirouito TTL. Como la sefial tiene un voltaje mayor a 1,5 voltios y menor a 5 voltios, es compatible con la tecnologia TTL. La sefial es digital, pero requiere que se baje su nivel entre 0 y 1 voltio para usarla como binario. Pregunta 19 3.75 13.75 ptos. Los teoremas de De Morgan y el algebra booleana permiten reducir expresiones booleanas complejas. Esto a su vez permite utilizar el minimo posible de compuertas en un circuito digital. La siguiente expresién: WX + ¥ Utilizando los teoremas de De Morgan: htpspolinstucture.com/courses/1138 Vquzzesi41827 1782si9no19 Parcial -Escenario 4: PRIMER BLOQUE-TEORICO - PRACTICO/SISTEMAS DIGITALES Y ENSAMBLADORESGRUPOT] Se puede simplificar como (WX +), al aplicar una doble negacién. Se puede simplicar como (W-XY), al aplicar los Teoremas de DeMorgan y una doble negacién El planteamiento es correcto. Primero es necesario convertir a un producto mediante el teorema de De Morgan (7X 7), luego si se puede aplicar la doble negacién, hasta llegar a la expresién (WXY). implificar como W + X+¥ No ble realizar una ma simplific Pregunta 20 3.75 13.75 ptos. Usted esta disefiando un sistema para operaciones entre ntimeros booleanos de 4 bits. Sin embargo, no esta seguro de si el resultado que entrega su circuito es correcto. Dados los ntimeros sin signo A: 1100 y B: 1001, el sistema deberia retornar los valores: 10101 para la suma, 0011 para la resta y 1101100 para la multiplicacién Estos valores son los correctos para las 3 operaciones, En decimal, A=12y B=9. Parala suma 12 +9 = 21, en binario es 10101 (16 +441). Para la resta, 12 — 9 ~ 3, en binario 0011 (2+ 1). Para la multiplicacién 12 «9 = 108, en binario 1101100 (64 + 32+8 +4) 01010 para la suma la resta y 0010011 para la multiplicaciéi suma, 10101 para la resta y 1100110 para la multiplicacién jones, pues los nin Calificacién de la evaluacién: 67.5 de 75 Iitpsipolinstructure.comicourses/1138 Vquzzesi41627 1818