UNIVERSIDAD NACIONAL DE TRUJILLO

Facultad de Ingeniería
Escuela Profesional de Ingeniería Mecatrónica

CIRCUITO DEMULTIPLEXOR PARA DISPLAY 7

SEGMENTOS MÚLTIPLE

Practica Calificada 4

Electrónica Digital
AUTOR : Aguirre Valverde, Jack Lut
Hernández Díaz, Julio Cesar
Izquierdo Agustín, Christian Moisés
Reyna Rodríguez, Sthefanny B.

DOCENTE :
Manzano Ramos, Edgar André

CICLO :
Quinto Ciclo

Trujillo, Perú
2019
 Lista de figuras

Figura 1. Disposición de pines del NE555 1 .................................................................. 3

Figura 2. Esquemático del Reloj .................................................................................... 4
Figura 3. Disposicion de pines de SN74LS163AN 2 ..................................................... 5
Figura 4. Esquemático del contador............................................................................... 7
Figura 5. Demultiplexor 74LS138 ................................................................................. 8
Figura 6. Esquemático del Demultiplexor ..................................................................... 8
Figura 7. Decodificador 74LS48.................................................................................... 9
Figura 8. Esquemátuco del Decodificador ..................................................................... 9
Figura 9. Integrado 74LS04 ......................................................................................... 12
Figura 10. Integrado 74LS08 ....................................................................................... 12
Figura 11.Integrado 74LS11 ........................................................................................ 13
Figura 12. Integrado 74LS32 ....................................................................................... 13
Figura 13. Esquemático del circuito combinacional .................................................... 14
Figura 14. Esquematico general ................................................................................... 15
Figura 15. Esquemático de los displays ....................................................................... 16
Figura 16. Simulacion en Proteus ................................................................................ 17

i
 Lista de tablas
Tabla 1. Tabla de verdad .............................................................................................. 10
Tabla 2. LED Rojo ....................................................................................................... 10
Tabla 3. LED Ámbar.................................................................................................... 11
Tabla 4. LED Verde ..................................................................................................... 11

ii
 Tabla de Contenidos

1 Circuito Demultiplexor para Display ......................................................................... 1

7 Segmentos Múltiple .................................................................................................... 1
1.1. Requerimientos del circuito ............................................................................... 1
1.2. Secciones del Circuito......................................................................................... 1
1.2.1. Reloj. ............................................................................................................ 1
1.2.2. Contador. ...................................................................................................... 2
1.2.3. Circuito demultiplexor ................................................................................. 2
1.2.4. Circuito decodificador. ................................................................................ 2
1.2.5. Circuito combinacional. ............................................................................... 2
2 Reloj ........................................................................................................................... 3
2.1. Descripción del dispositivo a utilizar .................................................................. 3
2.2. Cálculos del circuito ........................................................................................... 3
2.3. Esquemático del reloj .......................................................................................... 4
3 Contador de 4 Bits ...................................................................................................... 5
3.1. Descripción del dispositivo a utilizar .................................................................. 5
3.2. Circuito Decodificador........................................................................................ 6
3.3. Esquemático del Contador. ................................................................................. 7
4 Circuito Demultiplexor ............................................................................................... 8
4.1. Descripción del dispositivo a utilizar .................................................................. 8
4.2. Esquemático del demultiplexor........................................................................... 8
5 Circuito Decodificador................................................................................................ 9
5.1. Descripción del dispositivo a utilizar .................................................................. 9
5.2. Esquemático del decodificador ........................................................................... 9
6 Diseño de Circuito Combinacional ........................................................................... 10
6.1. Tabla de verdad ................................................................................................. 10
6.2. Minimización por Mapas de Karnaugh............................................................. 10
6.3. Descripción de los dispositivos a utilizar.......................................................... 12
6.3.1. Inversor- NOT ............................................................................................ 12
6.3.2. AND (2 entradas) ....................................................................................... 12
6.3.3. AND (3 entradas) ....................................................................................... 13
6.3.4. OR (2 entradas) .......................................................................................... 13
6.4. Esquemático del Circuito Combinacional Obtenido......................................... 14
7 Esquemático del Circuito Final ................................................................................. 15
8 Simulación ................................................................................................................ 17
9 Referencias Bibliográficas ........................................................................................ 18

iii
 1
Circuito Demultiplexor para Display
7 Segmentos Múltiple

1.1. Requerimientos del circuito

Diseñar un sistema digital que muestre la fecha actual (fecha de presentación: 25-

06-19) mediante 6 displays LED de 7 segmentos.

Para tal efecto deber ́a utilizar un reloj digital (555) y un contador de 4 bits

(74LS163), que fueron utilizados en la primera práctica de la presente unidad.

Adicionalmente, deberá utilizar un decodificador BCD a 7 segmentos y un

demultiplexor de 8 salidas.

 En caso se utilice displays CÁTODO COMÚN, deber ́a utilizar el

decodificador 74LS48 y el demultiplexor 74LS138.

 En caso se utilice displays ÁNODO COMÚN, deber ́a utilizar el

decodificador 74LS47 y el demultiplexor 74HC238.

Recuerde que deberá resolver el circuito combinacional necesario para mostrar los

valores solicitados.

1.2. Secciones del Circuito

1.2.1. Reloj.

En esta sección hablaremos de cuales fueron nuestros cálculos para poder

obtener la frecuencia de mayor a 140 Hz para que se cree la ilusión de que

están encendidos al mismo tiempo.

1
1.2.2. Contador.

En esta sección, como su nombre lo dice, se trata de armar un contador con la

señal de reloj que se obtiene de la sección anterior.

1.2.3. Circuito demultiplexor

Se mostrará las conexiones del demultiplexor, que se usará para asignar a cada

número del contador un digito del display.

1.2.4. Circuito decodificador.

Al igual que el demultiplexor usa al contador para poder obtener el número

deseado en el digito del display correcto ayudándonos del circuito

combinacional.

1.2.5. Circuito combinacional.

En esta les mostraremos la obtención y simplificación del circuito a

implemente tomando en cuenta las condiciones que nos da el problema.

2
 2
Reloj

2.1. Descripción del dispositivo a utilizar

Figura 1. Disposición de pines del NE555 1

2.2. Cálculos del circuito

Para que el reloj NE555 entregue un tren continuo de pulsos, deberá operar en el

modo astable. Esta configuración brinda una frecuencia de operación dada por la

siguiente fórmula:

1 1.44
𝑓= = ⋯ (1)
𝑇 (𝑅1 + 2𝑅2 )𝐶

Siendo 𝑅1 la resistencia conectada entre la tensión Vcc y el pin 7 (Discharge), la

resistencia 𝑅2 , entre el pin 7 y el pin 2 (Trigger), y el condensador C, entre

El funcionamiento del display múltiple requiere que la frecuencia con que se trabaje

sea tan rápida que no se note la diferencia que existe un barrido de números,

aproximamos que una frecuencia mayor o igual a 140 Hz lograría eso, para esto se

utilizaron dos resistencias, 𝑅1 y 𝑅2 , de 330 Ω y un condensador de 10 µF.

Reemplazando en la ecuación 1, se tiene que:

3
 1.44
𝑓= = 145.45𝐻𝑧 > 140 𝐻𝑧
(330KΩ + 2 ∙ 330KΩ )(10 µF)

2.3. Esquemático del reloj

Figura 2. Esquemático del Reloj

4
 3
Contador de 4 Bits

3.1. Descripción del dispositivo a utilizar

Un contador es un circuito digital lógico secuencial de salida binaria o cuenta

binaria.
Gracias a la señal de reloj, se puede obtener un conteo repetitivo de cuatro
bits; es decir, de 0 a 15.

Figura 3. Disposicion de pines de SN74LS163AN 2

Donde:

̅̅̅̅
𝑃𝐸 : Parallel Enable (Active LOW) Input
𝑃0 − 𝑃3 : Parallel Inputs
𝐶𝐸𝑃 : Count Enable Parallel Input
𝐶𝐸𝑇 : Count Enable Trickle Input
𝐶𝑃 : Clock (Active HIGH Going Edge) Input
̅̅̅̅̅
𝑀𝑅 : Parallel Enable (Active LOW) Input
̅̅̅̅
𝑆𝑅 : Parallel Enable (Active LOW) Input
𝑇𝐶 : Terminal Count Output
𝑄0 − 𝑄3 : Parallel Outputs

La disposición de pines de la figura 3 y la presentada en el esquemático

utilizado, se relacionan por el valor del pin; es decir, el pin *R, de la figura 3,
representa al pin CLR del esquemático utilizado.

5
3.2. Circuito Decodificador.

Nos piden mostrar la fecha 25-06-2019 eso consiste en usar 8 números, pero
un contar de 4 bits cuenta hasta 16, de 0 a 15, para ello necesitamos hacer un
decodificador que nos ayude a reiniciar el circuito y solo cuente del 0 al 7. A
continuación mostraremos una tabla con los números que usaremos del
contador.

Q3 Q2 Q1 Q0 N° FECHA
0 0 0 0 0 2
0 0 0 1 1 5
0 0 1 0 2 0
0 0 1 1 3 6
0 1 0 0 4 2
0 1 0 1 5 0
0 1 1 0 6 1
0 1 1 1 7 9
1 0 0 0 8 X
… … … … … X

Como podemos ver solo usaremos hasta el séptimo número por ello nuestro
decodificador será cuando Q2, Q1, Q3 estén encendidos, pero como se
necesita que justo ahí se resetee y la entrada del reset es negada, entonces
usaremos un NAND con esos 3 bits.

6
3.3. Esquemático del Contador.

Figura 4. Esquemático del contador

7
 4
Circuito Demultiplexor

4.1. Descripción del dispositivo a utilizar

Nuestro circuito será en cátodo común por ello usaremos el demultiplexor

74LS138. A continuación, le mostraremos su disposición de pines.

Figura 5. Demultiplexor 74LS138

4.2. Esquemático del demultiplexor

Figura 6. Esquemático del Demultiplexor

8
 5
Circuito Decodificador

5.1. Descripción del dispositivo a utilizar

Como mencionamos anteriormente al ser un display de cátodo común para

esta sección se usará el decodificador 74LS48. En la siguiente figura se
mostrará la disposición de pines:

Figura 7. Decodificador 74LS48

-
5.2. Esquemático del decodificador

Figura 8. Esquemátuco del Decodificador

9
 6
Diseño de Circuito Combinacional
6.1. Tabla de verdad

Tabla 1. Tabla de verdad

Q2 Q1 Q0 FECHA D C B A
0 0 0 2 0 0 1 0
0 0 1 5 0 1 0 1
0 1 0 0 0 0 0 0
0 1 1 6 0 1 1 0
1 0 0 2 0 0 1 0
1 0 1 0 0 0 0 0
1 1 0 1 0 0 0 1
1 1 1 9 1 0 0 1

6.2. Minimización por Mapas de Karnaugh.

6.2.1. Decodificador A

Tabla 2. Decodificador A
Q1Q0
Q2
00 01 11 10
0 0 1 0 0
1 0 0 1 1

̅̅̅1 ̅̅̅
𝐴 = 𝑄1 𝑄2 + 𝑄0 𝑄 𝑄2

10
6.2.2. Decodificador B
Tabla 3. Decodificador B
Q1Q0
Q2
00 01 11 10
0 1 0 1 0
1 1 0 0 0

𝐵 = ̅̅̅
𝑄0 𝑄̅̅̅1 + 𝑄0 𝑄1 ̅̅̅
𝑄2

6.2.3. Decodificador C
Tabla 4. Decodificador C
Q1Q0
Q2
00 01 11 10
0 0 1 1 0
1 0 0 0 0

𝐶 = 𝑄0 ̅̅̅
𝑄2

6.2.3. Decodificador D
Tabla 5. Decodificador D
Q1Q0
Q2
00 01 11 10
0 0 0 0 0
1 0 0 1 0

𝐷 = 𝑄0 𝑄1 𝑄2

11
6.3. Descripción de los dispositivos a utilizar

6.3.1. Inversor- NOT

Figura 9. Integrado 74LS04

6.3.2. AND (2 entradas)

Figura 10. Integrado 74LS08

12
6.3.3. AND (3 entradas)

Figura 11.Integrado 74LS11

6.3.4. OR (2 entradas)

Figura 12. Integrado 74LS32

13
6.4. Esquemático del Circuito Combinacional Obtenido.

Figura 13. Esquemático del circuito combinacional

14
 7
Esquemático del Circuito Final

Para evitar el congestionamiento de los elementos en un solo esquemático, creamos

cinco esquemáticos diferentes. Un esquemático general, presentado en la figura 14,
para relacionar los demás esquemáticos. Un segundo esquemático, presentado en la
figura 2, para el reloj. Un tercer esquemático, presentado en la figura 4, para el
contador. Un cuarto esquemático, presentado en la figura 6 y 8, para el demultiplexor
y el decodificador. Y un quinto presentado en la figura 15, para organizar las salidas,
displays.

Figura 14. Esquematico general

15
Figura 15. Esquemático de los displays

16
 8
Simulación

Figura 16. Simulacion en Proteus

17
 9
Referencias Bibliográficas

[1] STMicroelectronics, “General Purpose Single Bipolar Timers”, NE555P

datasheet, 1998.

[2] Motorola, “BCD Decade Counters/4-Bit Binary Counters”, SN74LS163AN

datasheet.

[3] Fairchild Semiconductor TIV “DM74LS138 - DM74LS139 Decoder /

Demultiplexer”, DM74LS138 datasheet, 2000.

[4] Motorola, “BCD To 7-segment decoder”, SN54/74LS48 datasheet.

[5] ON Semiconductor “Hex Inverter”, SN74LS04 datasheet.

[6] ON Semiconductor “Quad 2-Inpud AND Gate”, SN74LS08 datasheet.

[7] Fairchild Semiconductor TIV “Triple 3-Input AND Gate” DM74LS11 datasheet

[8]ON Semiconductor “Quad 2-Inpud OR Gate” SN74LS32 datasheet.

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