TABLA.

RESULTADOS DEL ARTÍCULO SA04

A High Speed Open Source Controller for FPGA Partial Reconfiguration

Mecanismos de La funcionalidad de un FPGA se determina por el contenido de su memoria de configuración. Cambiar

seguridad el contenido de la memoria de configuración permite un nuevo circuito para ser implementado; esto se
conoce como la reconfiguración. Por lo general, el contenido de toda la memoria de configuración son
modificados; modificar selectivamente sólo partes de la memoria de configuración se conoce como
reconfiguración parcial (PR).
PR tiene varias ventajas, tales como la flexibilidad de grano más fino y la capacidad de tiempo de
multiplexado más funciones en FPGAs más pequeñas, lo que resulta en una reducción en el consumo de
energía y el costo. Al diseñar un sistema de representación proporcional, el usuario decide en qué partes
del diseño pueden ser reconfigurados en tiempo de ejecución; estos son llamados módulos
reconfigurables (RMS).

Resultados El diseño del controlador ICAP se sintetizó utilizando Xilinx ISE 13.3, y fue implementado utilizando
Xilinx PlanAhead 13.3. Dos módulos parcialmente reconfigurables también se llevaron a cabo con el fin
de probar el rendimiento y validar la funcionalidad. Los módulos se asignan a dos regiones separadas,
una grande y otra pequeña. El sistema fue validado por el hardware y probado en una placa de
evaluación Xilinx ML605, que contiene una FPGA Virtex XC6VLX240T 6. El controlador ICAP es
capaz de lograr una frecuencia máxima de 516 MHz cuando se implementa como un módulo
independiente y el sistema completo es capaz de funcionar a 200 MHz.

Conclusion El resultado es que el tiempo de reconfiguración se reduce en un orden de magnitud en comparación con
los enfoques estándar de proveedores aconsejado. Además, usando la función de DRP del generador de
reloj, el diseño es capaz de lograr un rendimiento aún mayor, con el rendimiento de ser ajustable.

FPGA BASED SPEEDED UP ROBUST FEATURES

Mecanismos de Implementación de las características robustas aceleradas (SURF) en una matriz de puertas programable
seguridad de campo (FPGA). El algoritmo SURF extrae los puntos salientes de la imagen y calcula los descriptores
de su entorno que son invariables a los cambios de escala, rotación e iluminación. El algoritmo de
detección de puntos de interés y extracción del descriptor de características se usa a menudo como la
primera etapa en la navegación autónoma de robots, el reconocimiento y el seguimiento de objetos, etc.
Sin embargo, la detección y la extracción son exigentes en términos de computación y, por lo tanto, no
se pueden usar en sistemas con una capacidad de cómputo limitada
Resultados Ha habido una gran preocupación por la posible degradación del algoritmo debido a la pérdida de
precisión en la fase de detección. Para evaluar el impacto en la eficiencia del algoritmo, hemos realizado
pruebas que comparan la repetibilidad de SURF, GPU-SURF y FPGA-SURF. Estas pruebas utilizaron
un conjunto de datos de 1500 imágenes capturadas por un robot móvil que se mueve en un entorno de
parque.

Conclusion Esta implementación ofrece una capacidad de distinción y robustez similar a la implementación de
GPU-SURF. La implementación de FPGA-SURF alcanza aproximadamente 10 FPS en resolución HD
(1024x768 píxeles), lo que es una necesidad para la operación en tiempo real. El consumo total de
energía de este dispositivo es inferior a 10 W, lo que lo hace adecuado para plataformas robóticas más
pequeñas.