1.

Diseñe un flip-flop tipo D, con reset activo en alto y enable activo en

alto.
a. Un pantallazo con la descripción en VHDL
Un pantallazo con el RTL generado por VIVADO
2. Diseñe un registro de 8 bits con reset activo en alto.
a. Un pantallazo con la descripción en VHDL
b. Un pantallazo con el RTL generado por VIVADO.
3. Diseñe un flip-flop tipo T con enable.
a. Un diagrama de bloques.
b. Un pantallazo con la descripción en VHDL
c. Un pantallazo con el RTL generado por VIVADO.