Televisor Robot

Microondas Microcontrolador Automóvil

Lavadora Impresora

Figura 1.1 Campos de aplicación de los microcontroladores.

 UNIDAD OPERATIVA

MEMORIA

SISTEMA
Resultados
SECUENCIAL
SÍNCRONO
Datos externo

ALU

Señales de control

Figura 1.2 Esquema de bloques de un procesador digital secuencial síncrono.

 UNIDAD DE CONTROL

CTR
M1
G
UNIDAD OPERATIVA
Variables de control E/S
MEMORIA
C2/1+
VOLÁTIL
Variables de dirección
RAM
0
A
MEMORIA 2m - 1
n n REGISTRO
1,2D NO
VOLÁTIL

MUX
k
0
G
2k - 1
0
1 UNIDAD Resultado
ARITMÉTICA
Y LÓGICA

Datos

Figura 1.3 Esquema de bloques de un procesador digital secuencial síncrono de arquitectura Harvard.
 E1

E2

E3 E7

E4 E5 E8

E6

E9

E 2n

Figura 1.4 Ejemplo de grafo de estados de la unidad de control de un procesador digital

secuencial síncrono de arquitectura Harvard.
 Indicadores (Flags)
Barra de direcciones UNIDAD OPERATIVA
de la memoria de datos
MEMORIA DE
DATOS
UNIDAD
RAM
DE A
CONTROL

Barra de
UNIDAD datos
ARITMÉTICA
G

Figura 1.5 Esquema de bloques básico de un procesador de arquitectura Harvard.

 Búsqueda de UNIDAD DE
E1
instrucciones MEMORIA DE
INSTRUCCIONES
UNIDAD DE
MEMORIA
DE DATOS

UNIDAD
Datos
DE
CONTROL
Resultados
Ejecución de
E2
instrucciones UNIDAD
ARITMÉTICA
G Y LÓGICA

Información: Datos o instrucciones

Señales de control
a) b)
Figura 1.6 Procesador digital secuencial síncrono de arquitectura Princeton.
a) Grafo de estados de la unidad de control; b) Esquema de bloques.
 UNIDAD DE
MEMORIA DE
DATOS E
INSTRUCCIONES

UNIDAD
Datos
DE
CONTROL
Resultados

UNIDAD
ARITMÉTICA
G Y LÓGICA

Información: Datos o instrucciones

Señales de control
Figura 1.7 Esquema de bloques de un procesador digital de arquitectura Princeton.
 Barra de dirección

MEMORIA MEMORIA
ACTIVA PASIVA
(DATOS) (INSTRUCCIONES)
UNIDAD
DE Barra de datos
CONTROL
REGISTRO
ACUMULADOR

Resultados Datos
UNIDAD
externos
G ARITMÉTICA
Y LÓGICA

Información: Datos o instrucciones

Señales de selección (dirección) y de control
Figura 1.8 Esquema de bloques de un procesador digital de arquitectura Princeton con memoria
de datos y memoria de instrucciones separadas.
 CÓDIGO DE
DIRECCIÓN
OPERACIÓN

Figura 1.9 Formato de la instrucción de un procesador digital de arquitectura Princeton.

 MEMORIA DE UNIDAD
INSTRUCCIONES DE CONTROL
REGISTRO DE
INSTRUCCIÓN
RAM
A G1
R/W
C C2

Instrucciones

1,2D

Código de
operación

CONTADOR DE
PROGRAMA
Puesta en Dirección de
estado R CTR la instrucción
inicial G3
M1
C2/1,3+

Dirección

1,2D

Señales de control de
Dirección
la Unidad Operativa

A la
Unidad
Operativa

CONTADOR DE
CICLOS DE LA PALABRA DE
INSTRUCCIÓN ESTADO (PSW)

G
CTR
G1
C
C2
COMBINACIONAL

A las entradas
CIRCUITO

de control C2

1,2D

Figura 1.10 Esquema básico de la unidad de control de un procesador digital de arquitectura

Princeton.
 Barra de dirección

REGISTRO DE
MEMORIA ACTIVA MEMORIA PASIVA
INSTRUCCIÓN CONTADOR DE
R/W (RAM) (RPROM)
PROGRAMA 3
Al circuito G1 (NO VOLÁTIL)
CE (VOLÁTIL) EN
combinacional EN3 G3 CTR
(DATOS) (INSTRUCCIONES)
Al circuito EN4 EN
C2 ∇ ∇
combinacional
M1
REGISTRO Barra de datos
Código de C2/1,3+
operación
ACUMULADOR

Resultados
G1
Selección (Puertos de salida)
1,2D Dirección UNIDAD
operación Datos externos
3∇ 1,2D 4∇ C2 ARITMÉTICA (Puertos de entrada)
Al circuito
combinacional EN UAL
EN Y LÓGICA
(UAL)
Instrucciones/Datos ∇
1,2D
CONTADOR DE CICLOS
DE LA INSTRUCCIÓN

G
CTR
C

G1 Al registro Indicadores (Flags)

EN3 de instrucción
A las entradas G3
de control C2 Al registro
EN4 contador de
programa PALABRA DE
M1 ESTADO

CIRCUITO
G1
Selección

COMBINACIONAL
A la unidad
operación aritmética y C2
EN UAL lógica

1,2D
UNIDAD DE
CONTROL

Figura 1.11 Esquema básico de un procesador digital de arquitectura Princeton.

 Barra de datos

UNIDAD UNIDAD
DE ARITMÉTICA
CONTROL Y LÓGICA

Barra de direcciones y
señales de control

UNIDAD
CENTRAL DE
Información: Datos o instrucciones
PROCESO
Barra de direcciones y señales de control

Figura 1.12 Unidad central de proceso [Central Processing Unit (CPU)].

 Barra de datos

UNIDAD DE
UNIDAD
MEMORIA DE
CENTRAL DE
ACCESO
PROCESO
ALEATORIO

Barra de direcciones

G Señales de control
Información: Datos o instrucciones
Barra de direcciones y señales de control

Figura 1.13 Esquema de bloques de un procesador digital de arquitectura Princeton.

 Indicadores (Flags)
Barra de direcciones
de la memoria de datos UNIDAD OPERATIVA
MEMORIA DE
DATOS
UNIDAD
RAM
DE A
CONTROL

UNIDAD
ARITMÉTICA
G

Barra de
datos
INTERFAZ 1 PERIFÉRIC0 1

Barra de
direcciones

INTERFAZ N PERIFÉRICO N

Figura 1.14 Esquema de bloques de un procesador de arquitectura Harvard que posee interfaces
de acoplamiento con periféricos.
 Barra de
datos UNIDAD DE
UNIDAD
MEMORIA DE
CENTRAL DE
ACCESO
PROCESO
ALEATORIO

G INTERFAZ 1 PERIFÉRICO 1

Barra de
INTERFAZ N PERIFÉRICO N
direcciones

Figura 1.15 Esquema de bloques de un procesador de arquitectura Princeton que posee interfaces
de acoplamiento con periféricos.
 Barra de datos

PROCESADOR Barra de direcciones A otros periféricos

DIGITAL
Señales de control
INTERFAZ

CIRCUITO DE CIRCUITO DE
PERIFÉRICO
SELECCIÓN DE INTERFAZ

PERIFÉRICO Señal de
transferencia

Figura 1.16 Esquema de bloques del circuito de interfaz entre un procesador y un periférico.
 Barra de datos

PROCESADOR Barra de direcciones A otros periféricos

DIGITAL
Señal de control
INTERFAZ

DECODIF.
CIRCUITO DE
X/Y PERIFÉRICO
0 0 INTERFAZ
1 1
2 2

n-1
A otros circuitos
G 2n-1 de interfaz

Figura 1.17 Esquema de bloques de la figura 1.16 en el que el circuito de selección está realizado
con un decodificador.
 Barra de datos

PROCESADOR Barra de direcciones A otros periféricos

DIGITAL
Señal de control
INTERFAZ
REGISTRO
DECODIF. (BUFFER)
Impulso de
X/Y transferencia
0 0 C
1 1
2 2

n-1
Al periférico
G 2n-1
A otros circuitos
de interfaz

Figura 1.18 Esquema de bloques de un puerto de salida en paralelo.

 8
Barra de datos
n A otros periféricos
PROCESADOR Barra de direcciones
DIGITAL
INTERFAZ REGISTRO
DECODIF. (BUFFER)
Impulso de
X/Y transferencia
Señales de control 0 0 C
1 1
2 2

n-1 8

G 2n-1
A otros circuitos
de interfaz

PERIFÉRICO VISUALIZADOR
ESTÁTICO
+V
BCD/7SEG
R
1 a◊
b◊
2 c◊
d◊
4 e◊
f◊
8 g◊

+V
BCD/7SEG
R
1 a◊
b◊
2 c◊
d◊
4 e◊
f◊
8 g◊

Figura 1.19 Ejemplo de aplicación de un puerto de salida en paralelo que conecta un procesador
digital y un visualizador estático.
 8
Barra de datos
n A otros periféricos
PROCESADOR Barra de direcciones
DIGITAL Señales de control
de entrada

INTERFAZ DECODIF.
X/Y
0 0
1 1
2 2
A otros
circuitos
n-1
de interfaz
G 2n-1

4
4
1

1
1

1
EN

EN
EN

EN

EN

EN

EN

EN
Al periférico Al periférico

Figura 1.20 Esquema de bloques de un puerto de entrada en paralelo.

 8
Barra de datos
n A otros periféricos
PROCESADOR Barra de direcciones
DIGITAL Señal de control
de entrada INTERFAZ 8

DECODIF.

EN
X/Y
0 0
1 1
2 2
A otros 8
circuitos
n-1
de interfaz
G 2n-1

Al periférico

Figura 1.21 Esquema de bloques simplificado de un puerto de entrada en paralelo.

 8
Barra de datos
n A otros periféricos
PROCESADOR Barra de direcciones
DIGITAL Señal de control 8
de entrada INTERFAZ

EN
DECODIF.
X/Y
0 0
1 1 8
2 2 A otros
circuitos
n-1
de interfaz
G 2n-1

+V +V

R R R R R R R R

PERIFÉRICO
0V INTERRUPTORES 0V

Figura 1.22 Ejemplo de aplicación de un puerto de entrada en paralelo que conecta un

procesador digital y un conjunto de interruptores.
 Barra de datos

PROCESADOR Barra de direcciones A otros periféricos

DIGITAL
Señal de control
INTERFAZ
CIRCUITO DE INTERFAZ
CIRCUITO DE
SELECCIÓN DE C1
PERIFÉRICO

PROCESADOR DE
1D
COMUNICACIONES

Canal de
comunicaciones

PROCESADOR DE
PERIFÉRICO
COMUNICACIONES

Figura 1.23 Esquema de bloques de un puerto serie de un procesador digital.

 8
Barra de datos
n A otros periféricos
PROCESADOR Barra de direcciones
DIGITAL
Señal de control
INTERFAZ 8

1
1

EN
EN
8

Q
CIRCUITO DE
SELECCIÓN DE

1D
C
R
PERIFÉRICO

1
PERIFÉRICO

Figura 1.24 Esquema de bloques de la interfaz en paralelo de un periférico acoplado por paro o
por consulta a un procesador.
 Barra de datos

PROCESADOR Barra de direcciones A otros periféricos

DIGITAL
Señal de control
INTERFAZ
CIRCUITO DE INTERFAZ
CIRCUITO DE
SELECCIÓN DE C1
PERIFÉRICO
Canal de
PROCESADOR DE comunicaciones
1D
COMUNICACIONES

CIRCUITO DE Señal de control

CONTROL DE
A otros periféricos
INTERRUPCIONES acoplados por interrupción

Figura 1.25 Ejemplo de acoplamiento de un procesador de comunicaciones por interrupción.

MICROCONTROLADOR

Barra de datos

PROCESADOR Barra de direcciones

DIGITAL
INTERFAZ

Terminal de
D
salida
BIESTABLE
DECODIFICADOR CS CERROJO
≥1
DE DIRECCIONES
LE

Señal de escritura (WR)

Figura 1.26 Esquema de bloques básico de un bit de un puerto paralelo de salida.

MICROCONTROLADOR

Barra de datos

PROCESADOR Barra de direcciones

DIGITAL
INTERFAZ

EN
DECODIFICADOR CS
≥1
DE POSICIONES

Señal de lectura (RD)

Terminal de
entrada

Figura 1.27 Esquema de bloques básico de un bit de un puerto paralelo de entrada.

MICROCONTROLADOR

Barra de datos

PROCESADOR Barra de direcciones

DIGITAL
INTERFAZ
1

Señales de control
CIRCUITO DE EN
de entrada y salida
Al periférico
SELECCIÓN DE
PERIFÉRICO
C

Figura 1.28 Esquema de bloques básico de un puerto paralelo de entrada/salida.

MICROCONTROLADOR

Barra de datos

Barra de direcciones A otros periféricos

PROCESADOR
DIGITAL 8 8

INTERFAZ REGISTRO REGISTRO

DE SENTIDO DE SALIDA

EN

EN

1
1
&

&
C1 C1
CIRCUITO DE

Señal de lectura (RD)

SELECCIÓN DE
8 8
PERIFÉRICO

Señal de escritura (WR)

1D 1D
1

&
EN

&
EN

Figura 1.29 Esquema de bloques básico de un puerto paralelo bidireccional.

MICROCONTROLADOR

Barra de datos

Barra de direcciones
PROCESADOR
DIGITAL 8 8

Señal de lectura (RD)

INTERFAZ REGISTRO
Señal de escritura (WR)
DE SALIDA

EN
CIRCUITO DE C +V

SELECCIÓN DE R
PERIFÉRICO 8
1D ◊

Figura 1.30 Esquema de bloques básico de un puerto paralelo semibidireccional.

 UNIDAD
DE
MEMORIA

MICROCONTROLADOR A los
NO AMPLIABLE periféricos

UNIDAD
Integración en un único
CENTRAL DE
Circuito integrado
PROCESO

MICROCONTROLADOR A los
AMPLIABLE periféricos

A los
INTERFAZ
periféricos

Barras

Figura 1.31 Microcontroladores ampliables y no ampliables de arquitectura Princeton.