CIRCUITOS DIGITALES

NOMBRE:
RAYMUNDO JARA
CIRCUITOS CESAR JEREMY
CODIGO: 17190132
DIGITALES PROFESOR:
ALARCON MATUTTI
UNMSM

DEFINIR

Dentro de la arquitectura de la familia ALTERA FPGA STRATIX III, describa brevemente los
siguientes puntos:

 Logic array block (LAB) matriz de bloques de lógica (CLB), adaptive logic modules (ALMs),
adaptive LUTs (ALUTs), ALM operating modes, register chain

Descripción general de Intel Agilex LAB y ALM

El bloque de matriz lógica (LAB) está compuesto por bloques de construcción básicos
conocidos como módulos lógicos adaptativos (ALM). Puede configurar los LAB para
implementar funciones lógicas, funciones aritméticas y funciones de registro.

Puede utilizar la mitad de los LAB disponibles en los dispositivos Intel Agilex como LAB de
memoria (MLAB). Ciertos dispositivos pueden tener una relación MLAB más alta.

El software Intel Quartus Prime y otras herramientas de síntesis de terceros compatibles

seleccionan automáticamente el modo apropiado para funciones comunes como
contadores, sumadores, restadores y funciones aritméticas.

Las siguientes secciones describen el LAB y ALM para dispositivos Intel Agilex

LAB.

Los LAB son bloques lógicos configurables que consisten en un grupo de recursos lógicos.
Cada LAB contiene lógica dedicada para dirigir las señales de control a sus ALM. MLAB es
un superconjunto de LAB e incluye todas las funciones de LAB. Hay un total de 10 ALM en
cada LAB, como se muestra en la figura de Intel® Agilex ™ LAB y MLAB Structure.

Estructura de Intel® Agilex ™ LAB y descripción general de las interconexiones. Esta figura
muestra una descripción general de la estructura de Intel® Agilex ™ LAB y MLAB con las
interconexiones de LAB.

MLAB

Cada MLAB admite un máximo de 640 bits de SRAM de doble puerto simple. Puede
configurar cada ALM en un MLAB como un bloque de memoria de 32 (profundidad) x 2
(ancho), lo que da como resultado una configuración de un bloque SRAM de doble puerto
simple de 32 (profundidad) x 20 (ancho).

LUTs

Modo aritmético
 El ALM en modo aritmético utiliza dos conjuntos de dos LUT de 4 entradas junto con dos
sumadores completos dedicados. Los agregadores dedicados permiten que las LUT realicen
una lógica de sumador. Por lo tanto, cada sumador puede agregar la salida de dos
funciones de 4 entradas.

El modo aritmético también ofrece habilitación de reloj, habilitación de contador, control

ascendente y descendente síncrono, control de suma y resta y borrado síncrono.

Las opciones de borrado y habilitación de reloj son señales de todo el LAB que afectan a
todos los registros en el LAB. Puede deshabilitar o habilitar individualmente estas señales
para cada par de registros en una LUT adaptativa (ALUT).

La forma en que los FPGAs normalmente implementar la lógica combinatoria es con LUTs, y cuando
la fpga se presenta configurado, simplemente llena en la tabla de valores de salida, que son
llamados a la "LUT-Máscara", y físicamente está compuesto de SRAM bits. De modo que la misma
física LUT puede implementar Y=AB y Y=AB', pero la LUT-Máscara es diferente, ya que la tabla de
verdad es diferente.

Usted puede también crear sus propias tablas de búsqueda. Por ejemplo, usted podría construir
una tabla para un complejo de función matemática, que iba a funcionar mucho más rápido de lo
que en realidad calcular el valor por el siguiente algoritmo. Esta tabla se almacena en la memoria
RAM o ROM.

Esto nos lleva a la visualización de las tablas de consulta, simplemente, como la memoria, donde
las entradas son de la dirección, y las salidas correspondientes a los datos almacenados en la
dirección dada.

- Describa, para el caso de STRATIX III 3SE50F484C2, el procedimiento para determinar los retardos
de las salidas respecto a las entradas y el área ocupada en Les o ALUTs.

Los bloques de memoria incorporados de TriMatrix proporcionan tres tamaños diferentes de SRAM
incorporada para abordar de manera eficiente las necesidades de los diseños Stratix III FPGA. La
memoria TriMatrix incluye los siguientes bloques:

 Bloques MLAB de 320 bits optimizados para implementar líneas de retardo de filtro,
búferes FIFO pequeños y registros de desplazamiento
 Bloques M9K de 9 Kbit que pueden usarse para aplicaciones de memoria de uso general
 Bloques M144K de 144 Kbit que son ideales para el almacenamiento de código del
procesador, paquetes y búfer de cuadros de video

En el modo de búfer de retardo cero (ZDB), el pin de salida del reloj externo se alinea en fase con el
pin de entrada del reloj para el retardo de cero a través del dispositivo. Al usar este modo, debe
usar el mismo estándar de E / S en los relojes de entrada y en los relojes de salida para garantizar la
alineación del reloj en los pines de entrada y salida. Este modo es compatible con todos los PLL de
Stratix III. Cuando se usan los PLL de Stratix III en modo ZDB, junto con los estándares de E / S de
un solo extremo, para asegurar la alineación de fase entre el pin de entrada del reloj (CLK) y el pin
de salida del reloj externo (CLKOUT) , debe crear una instancia de un pin de E / S bidireccional en el
diseño para que sirva como ruta de retroalimentación que conecta los puertos FBOUT y FBIN del
PLL. El PLL utiliza este pin de E / S bidireccional para imitar, y por lo tanto compensar, el retardo de
salida desde el puerto de salida de reloj del PLL al pin de salida de reloj externo. La Figura 6–27
muestra la implementación del modo ZDB en los PLL de Stratix III. No puede usar los estándares de
E / S diferencial en los pines de entrada o salida del reloj PLL cuando se usa el modo ZDB
A) Diseñar un MUX de 8 entradas a 1 salida. En VHDL generalice de n entradas a 1 salida

D A B C F
1 X X X 0
0 0 0 0 D1
0 0 0 1 D2
0 0 1 0 D3
0 0 1 1 D4
0 1 0 0 D5
0 1 0 1 D6
 0 1 1 0 D7
0 1 1 1 D8
Para la forma general se agrega para los Dns

En hdl