Pipelining en el Pentium 4

Pentium 4 mueren foto

tubería 20 etapas en Northwood (2002) microarquitectura

Prescott (2004) microarquitectura tenía 31 etapas y diseño original tenía una objetivo frecuencia de reloj de 10GHz

https://commons.wikimedia.org/wiki/File:Pentium_4,_3.0GHz_(4).jpg

http://www.hardwaresecrets.com/inside-pentium-4-architecture/2/
 CS 2630
Organización de computadoras
Reunión 24: procesador segmentado MIPS

Brandon Myers

Universidad de Iowa
papel minutos

identificar una situación en la que la canalización ocurre (a excepción de

lógica digital y lavandería)
Vamos a repasar los pasos de cómo LW será ejecutado

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SI: captura de instrucciones
leer la instrucción de la memoria de instrucciones

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ID: decodificación de instrucciones
leer los valores de archivo de registro

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EX: Ejecutar
ALU calcula un resultado

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MEM: Memoria de Acceso
Leer la memoria de datos

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WB: escribir de nuevo
Escribir los datos a registrar el archivo

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instrucción por pares

• Coincidir con las etapas a lo que

sucede en ellos durante la
instrucción de salto

a) comparar dos operandos

1. SI (recuperación de instrucciones) b) leer dos registros
c) leer los bits de instrucción
2. Identificación (decodificación de instrucciones)
de ramificación
3. EX (ejecutar) d) escribir un registro

4. MEM (memoria) e) escribir en la memoria

f) memoria de lectura
5. WB (reescritura)
g) nada o ninguna de las anteriores
En tubería ejecución de un programa de

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Rendimiento del camino de datos segmentada
200ps 1000ps 1800ps 2600ps 3400ps

cycle0 cycle2

lw $ t0, 4 ($ t1) lw $ SI Identificación EX MEM WB

t1, 0 ​($ t2) SI Identificación EX MEM WB

1600ps (frecuencia de reloj = 0,625 GHz)

1000ps 1800ps 2600ps 3400ps

cycle0 CYCLE1 cycle2 cycle3 ciclo4 200ps cycle5

lw $ t0, 4 ($ t1) lw $ SI EX
CARNÉ DE IDENTIDAD MEM WB

t1, 0 ​($ t2) SI EX

CARNÉ DE IDENTIDAD MEM WB

periodo de reloj = 400ps (frecuencia de reloj = 2,5 GHz) periodo de reloj =

instrucción por pares

• Suponer
• retardo-CLK-a q de nuestros registros es 100ps
• el tiempo de preparación de nuestros registros es 50ps
• retraso de lógica combinatoria en cada etapa es 75PS, 200ps, 150ps, 250PS, y 200ps,
respectivamente

¿Cuál es la frecuencia de reloj máxima que podemos ejecutar nuestro procesador a?

a) de 2,5 GHz

b) 0,976 GHz
c) 4,44 GHz
d) 2,86 GHz
e) 3.33 GHz
f) 6,67 GHz
instrucción por pares

• ¿Cuántas instrucciones / ciclo (IPC) logrará procesador MIPS cuando la

canalización y el uso de cada una de las 5 etapas (SI, ID, EX, MEM, BM) como
una etapa de la tubería?

una) ••• = 5
segundo) ••• =) * /

do) ••• = 1
re) ••• = 2
mi) ••• ≤ 1
En tubería camino de datos

cajas grises representan registros para todas las señales

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instrucción por pares

• ¿Cómo debemos cambiar la unidad de control para manejar un procesador

segmentado (SI etapas, ID, EX, MEM, BM)
• unidad de control de un solo ciclo fue algo de lógica combinacional

a) ningún cambio

b) poner en práctica como una máquina de estados finitos (FSM)

c) calcular las señales de control y pasarlos por la tubería

d) una unidad de control diferente para cada etapa; transmitir los bits de
instrucción por la tubería
Control en la procesador segmentado

calcular todas las señales durante la etapa de identificación.

Algunas señales no sea necesario hasta que etapa posterior, por lo que se propagan a través de etapas

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Pipelining ... ¿qué podría salir mal?

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Tenga en cuenta los siguientes programas ...

agregar $ t0, $ t1, t2 $

complemento $ t4, $ t0, $ t3

======================================= lw $ s0,
4 ($ t0) $ sll s1, $ s2, 3

======================================= beq $
cero, $ cero, adminículo adi $ t1 , $ cero, 1

Gadget: adi $ t1, $ cero, 2

(Véase la hoja informativa)

Una notación para el estudio de los riesgos
Línea de puntos azules: Necesitamos escribir $ 2 antes leemos $ 2
sólido línea roja: El señalar desde donde el valor se produce realmente a donde se utiliza realmente

R W

R W

tenga en cuenta que no hay dos archivos de registro (REG). Más bien, esta notación significa mostrar la etapa activa para una
instrucción durante cada ciclo. El archivo de registro (Reg) está involucrado en ID y el BM.

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Resumen
• procesador segmentado MIPS realiza múltiples ciclos para terminar una instrucción dada,
pero puede ejecutar múltiples instrucciones simultáneamente (hasta 1 por etapa)

• El escenario con el retardo más largo determina el periodo de reloj

• Registros separados cada etapa; señales de control y de datos son enviados a la siguiente
etapa a través de los registros

• Ejecutar múltiples instrucciones al mismo tiempo puede dar lugar a

peligros

• Siguiente:
• pensar en los riesgos de forma sistemática
• modificando el procesador para hacer frente a los peligros