CONVERSORES ADC USANDO FPGAs

Oscar Duván Puerto Niño

oscar.puerto@uptc.edu.co
Andrés Felipe Cepeda Chaparro
andres.cepeda@uptc.edu.co
Jeison Alexander Nausa Gómez
jeison.nausa@uptc.edu.co

1. RESUMEN 3. METODOLOGÍA

Mediante la descripción de 3.1 Materiales

hardware en el lenguaje VHDL
con la herramienta Quartus II de  Quartus II de Altera
Altera se sintetizó un código para  FPGA EP2C20F484C7
el diseño de dos conversores  2 DAC R–2R
análogo digitales: Rampa Simple  Protoboard
y SAR.  LM324
 CD4066
 Resistencias de diferentes
2. INTRODUCCIÓN valores
 Osciloscopio
El mundo con el cual
 Generador de Ondas
interactuamos es analógico, por lo
que todas las variables que se
3.2. Diseño del circuito de
necesitan controlar o monitorear
muestreo y retención
son de este tipo también. Los
conversores analógico digitales
Para los conversores Rampa Simple
son una de las herramientas más
y SAR se eligió una frecuencia de la
importantes en la electrónica para
señal de 50 Hz. Con esto planteado
la adquisición de estas variables.
desde un principio, se procede a
Es por esto que es fundamental
realizar los diferentes cálculos.
para un ingeniero electrónico
saber cómo opera e incluso como
f = 50 Hz
diseñar un conversor análogo
digital. En este informe se detallan
Según el teorema de Nyquist-
los diferentes cálculos y
Shannon:
consideraciones que hay que
hacer para el desarrollo exitoso de
fmuestreo > 2 x fmax
estos conversores, así como las
fmax = 50 Hz
pruebas en el laboratorio de cada
fmuestreo > 100 Hz
uno de ellos.
fmuestreo = 200 Hz
Lo que nos dice este resultado es
que por cada ciclo de la señal se van
a realizar 200 muestreos, por lo que
la frecuencia de muestreo absoluta
es:
fmuestreo = 200 * 50 = 10 KHz
Lo que quiere decir que se deben
tomar 10000 muestras por segundo.
Imagen 1. Pulsos de muestreo
La imagen muestra los pulsos de
muestreo para el circuito de
muestreo y retención. Por definición,
La duración del Tdc, es decir, del
tiempo en alto es el 10% del periodo
total de esta señal. En el tiempo en
alto es que el condensador se carga
y en el tiempo en bajo es donde se
realiza el proceso de muestreo, por lo
que en este tiempo el circuito debe
retener el valor al cual el
condensador se cargó previamente.
Lo último es posible gracias a la
altísima impedancia de entrada del
amplificador operacional cuando está
en la configuración de seguidor.
Todo esto se puede visualizar en la
Imagen 2.
Tdc = 10us
En los 10us se deben garantizar 5T
(taos) para que el condensador se
pueda llegar a cargar totalmente, por
lo que se debe calcular el valor del
condensador y de la resistencia para
conseguir este fin, así:
10 us = 5T
T = 2 us = R*C
C = 100pf  Se supone
R = 2us/100pf = 20kΩ
Para el switcheo se elige un CD4066
y para el amplificador operacional se
elige un LM324. A continuación, se
muestra el circuito de muestreo y
retención completo:
Imagen 2. Circuito de muestreo y
retención.
Para la elaboración de los pulsos de
muestreo se utilizó un divisor de
frecuencia con el reloj de la FPGA y
se implementó tanto en el programa
del SAR como en el del Rampa
Simple. Lo que se hizo fue un
contador de flancos que contara
hasta 5000 ya que este es el
resultado de dividir 50 MHz
(Frecuencia del reloj de la FPGA)
entre 10 KHz (Frecuencia de
muestreo). Cuando se cuentan los
5000 flancos de subida se inicia un
nuevo periodo de muestreo.
Básicamente lo que se hace es
inicializar una variable en alto (1) y
comenzar a contar, cuando el conteo
vaya en 500 se va hacia bajo (0) y
cuando el conteo llega a 5000 vuelve
a estar en alto y un nuevo ciclo de
muestreo empieza.
3.3. Diseño del ADC SAR
El diseño del SAR es relativamente
sencillo, ya que solo se necesitó de
dos entidades y una de ellas fue para
crear los pulsos de muestreo y
retención. En el otro lo único que se
hizo fue dividir el tiempo en que se
retiene en 8, ya que son 8 “micro
ciclos” en los que el SAR hace sus
comparaciones y aproximaciones
sucesivas por ser un conversor de 8
bits, esto se hace con un contador de
flancos de subida y con ayuda del
reloj de 50 MHz de la FPGA.
t = 90us/8 = 11,25 us
f = 1/11,25 us = 88,88 KHz
Cnt = 50 MHz / 88,88 KHz = 562
Cnt es el número de flancos de
bajada en el que ocurre una nueva
carga del SAR. Para más detalles se
puede consultar el código en VHDL.
En cuanto a montaje para el SAR se
necesitaron 2 redes R–2R y un
amplificador operacional para ser
utilizado como comparador. Una red
es para llevar el número parcial y la
otra red es para mostrar el número
final de cada ciclo de muestro, es
decir, la salida como tal del
conversor.
Lo que quiere decir que cada 9
flancos de subida del reloj de 50 MHz
de la FPGA el contador que va a
generar la rampa asciende en un bit
hasta llegar a 255. Con esto se busca
que la rampa vaya de 0 a 3.3 V en los
90 us que dura en bajo el pulso de
muestro, ya que cuando está en alto
el condensador está cargándose. Por
ser un cociente cuyo valor es
pequeño y al realizar la
aproximación, entonces la rampa no
alcanza el pico de 3,3 V perfectos.
Para más detalles se puede
consultar el código en VHDL.
En cuanto a montaje, se necesitaron
para el ADC rampa simple dos redes
R-2R y un amplificador operacional
para la comparación. Una red daba
forma a la rampa y la otra era para
mostrar el resultado final, es decir, la
salida del latch.
3.5. Implementación del circuito de
muestreo y retención

3.4. Diseño del ADC Rampa Simple

Para el diseño del Rampa Simple se

tuvo en cuenta mucho de lo que dice
la teoría. Se implementaron los
diferentes bloques en VHDL tales
como el control, contador, latches y
demás partes del ADC Rampa
Simple. Una de las principales
consideraciones que se tuvo en
cuenta fue que la rampa o contador
debía ser generada con la FPGA de
la misma forma en que se elaboró Imagen 3. Señal de entrada al circuito de
para la primera práctica del curso. muestreo y retención.

90 𝑢𝑠
( )/2
𝑛 = 256 = 8,78 ≅ 9
20 𝑛𝑠
Imagen 4. Pulsos de muestreo y
retención generados. Imagen 7. Acercamiento de la señal
muestreada y retenida.

Imagen 5. Señal muestreada y retenida Imagen 8. Señal de muestreada y

con la sonda sobre el condensador. retenida a una frecuencia superior a la
diseñada.

3.6. Implementación del ADC SAR

Imagen 6. Señal muestreada y retenida

con la sonda después del seguidos de
Imagen 9. Salida del comparador en el
voltaje.
SAR.
Imagen 10. Salida del R-2R de los
valores parciales en el SAR.
Imagen 13. Rampas chocándose con la
señal y reiniciándose. Salida del R-2R de
generación de la rampa.

Imagen 11. Reconstrucción final de la

señal con ADC SAR.

3.7. Implementación del ADC

Rampa Simple Imagen 14. Reconstrucción final de la
señal con ADC Rampa Simple.

3.8. Implementación de los ADC

con visualización en display 7
segmentos

Para que los ADC visualicen en los 7

Imagen 12. Generación de la rampa
mientras el pulso de muestreo está en
bajo.
segmentos el valor del voltaje que
están recibiendo lo único que hay
que hacer es convertir la salida
binaria de 8 bits a formato BCD y
luego decodificarlo a 7 segmentos.
Por último, se pinean los display de
la FPGA Este proceso se visualiza
mejor en el código en VHDL. El
escalamiento necesario para lograr
esto es simplemente multiplicar la
salida binario por 10 y luego dividirla tiempo que solo con la
en 77. Este resultado es el que se resistencia.
convierte y así va a dar el valor de 0  Es muy importante diseñar los
a 3.3 V. diferentes divisores de
frecuencia correctamente para
que el circuito trabaje a la mayor
4. ANÁLISIS DE RESULTADOS precisión posible.

Al chequear los resultados se 6. BIBLIOGRAFÍA

puede ver que en general la
reconstrucción de las dos señales  [1] Antonio Lloris, Alberto Prieto:
es la indicada tanto en el ADC Diseño Lógico. Editorial McGraw-
Rampa Simple como en el SAR. El Hill, 2007.
circuito de muestro y retención
funciona a la perfección y se  [2] Enrique Mandado: Sistemas
puede ver que la alta impedancia Electrónicos Digitales. Editorial
de entrada del amplificador Alfa-Omega.
operacional juega un papel
fundamental para la retención del  [3] M. Morris Mano: Ingeniería
circuito, ya que cuando se mide el computacional. Diseño del
voltaje sobre el condensador se hardware. Editorial Prentice-Hall
puede observar que este no Hispanoamericana S.A. Tercera
retiene por sí solo el voltaje Edición
durante todo el ciclo de muestreo.
 [4] Ronald J. Tocci: Sistemas
5. CONCLUSIONES digitales principios y aplicaciones.
Editorial Prentice-Hall
 El funcionamiento del SAR es el Hispanoamericana S.A. 2007.
más fácil de implementar en una
FPGA.
 El montaje de los circuitos es
fundamental para un correcto
funcionamiento del ADC ya que
si alguna tierra no está acoplada
este no va a responder
correctamente.
 El cálculo del condensador y la
resistencia es muy importante
para que el circuito de muestreo
y retención cumpla su función
correctamente. Un cálculo
incorrecto va a generar
problemas de muestreo
equivocado.
 La alta impedancia de entrada
del amplificador permite retener
una señal por mucho más