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Aplicación de diseño de circuitos combinacionales

RESUMEN: .En la siguiente practica se va a


simular mediante compuertas combinacionales
un sistema de riego compuesto por dos bombas
y varios sensores de proximidad.

PALABRAS CLAVE:. Circuitos


Combinacionales, Compuertas Lógicas,

1. OBJETIVOS
General:
 Realizar el diseño y simulación de los
circuitos combinacionales dados en el
aula.
Fig. 1. Función implementada con
compuertas
Específicos:

 Resolver ejercicios de circuitos


combinacionales de manera grupal y de
manera individual.
 Aplicar los conceptos aprendidos en
clase para resolver los ejercicios
planteados.

2. MARCO TEÓRICO
2.1 Circuitos Combinacionales Fig. 2. Tabla de verdad del circuito

Un circuito combinacional, como su nombre lo


sugiere es un circuito cuya salida depende
solamente de la “combinación” de sus entradas 3. MATERIALES Y EQUIPO
en el momento que se está realizando la medida
en la salida. Analizando el circuito, con  Fuente de DC.
compuertas digitales, que se muestra (ver el  Puerta lógica NAND de dos entradas
diagrama) se ve que la salida de cada una de las (74LS00)
compuertas que se muestran, depende  Protoboard
únicamente de sus entradas.  Resistencias
La salida F (salida final o total del circuito)
 2 Leds ultra brillantes
variará si alguna de las entradas A o B o las dos
a la vez cambian. Los circuitos de lógica 4.DESARROLLO Y PROCEDIMIENTO
combinacional son hechos a partir de las
compuertas básicas: compuerta AND, compuerta 4.1 Sistema de riego
OR, compuerta NOT. También pueden ser
construidos con compuertas NAND, compuertas Mediante dos bombas (m1 y m2) se controla
NOR, compuerta XOR, que son una combinación el nivel de un depósito. El depósito tiene dos
de las tres compuertas básicas. boyas (b1 y b2). Cuando el nivel está por debajo
de la boya el contacto correspondiente está
abierto. Las bombas sacan agua de dos pozos.
Si no hay agua en el pozo la bomba no funciona.
La operación de los circuitos combinacionales Para controlar esto, cada pozo lleva un sensor
se entienden escribiendo las ecuaciones (n1,n2).
booleanas y sus respectivas tablas de verdad.
Ejemplo de ecuación booleana: F = A.B’+A’.B
facilidad para utilizar paridad impar y cualquier
número de bits.

Fig 3 . sistema de riego

El sistema funciona de la siguiente forma:

• Si el nivel del depósito supera la boya b1,


las bombas están paradas.
Fig 6. Generador de paridad Par
• Si el nivel del depósito está entre la boya b1
y la b2, funciona la bomba m1, si hay agua
suficiente en el pozo 1. Si no hay agua en el pozo
1 pero la hay en el 2, funciona la bomba m2.

• Si el nivel del depósito está por debajo de la


boya b2, se activa la bomba m2, además de la
m1.

Circuito con compuertas lógicas


Fig 7. Comprobador de paridad Par

4.4 Ejercicio 20 “Bautista Jitala


Brayan”
Un número primo es aquel que es divisible
por sí mismo y por 1. Suponga que los números
entre 0 y 31 están representados en la forma de
Fig 4 . sistema de riego con compuertas lógicas
5 bits X4, X3, X2, X1, X0 donde X4 es el bit más
significativo. Diseñe un circuito lógico cuya salida
4.2 Ejercicio 4.23 “López Paredes
Z será 1 cuando los 5 bits representen un numero
Erika Estefanía” primo.
Un código BCD se transmite a un receptor
lejano. Los bits son 𝐴3 , 𝐴2 , 𝐴1 , 𝐴0 con 𝐴3 como el
MSB. El circuito receptor contiene un circuito 1 1 1 1 1
detector de errores BCD que examina el código
recibido para ver si es un código BCD legal (es 1 1 1 1 1 1
decir, ¾ 1001). Diseñe este circuito para producir
un nivel Alto para cualquier condición de error. 1

Circuito con compuertas lógicas Simplificación en mapa de Karnaugh

Luego de hacer las respectivas


simplificaciones obtuvimos la siguiente función a
aplicar:

𝐹 = 𝑋4`𝑋3`𝑋0 + 𝑋4`𝑋3`𝑋2`𝑋1 + 𝑋4`𝑋2`𝑋1𝑋0 +


𝑋3`𝑋2`𝑋0 + 𝑋3𝑋2𝑋1`𝑋0 + 𝑋4𝑋2𝑋1𝑋0

Fig 5. ejercicio 4.23 con compuertas lógicas


5. ANÁLISIS Y RESULTADOS
4.3 Ejercicio 4.27 “Martinez Villacis, Después de probar el funcionamiento de cada
Kevin” uno de los circuitos obtuvimos los siguientes
resultados:
Circuito lógico que se utiliza para la
generación de paridad y la comprobación de 5.1 Tabla de verdad del sistema de
paridad. Este ejemplo especifico utiliza un grupo
de 4 bits como los datos que van a transmitir y riego
utiliza un bit de paridad par. Puede adaptarse con
ENTRADAS SALIDAS 𝑛1 ̅̅̅
𝑛2 0 0 0 X
𝒏𝟏 𝒏𝟐 𝒃𝟏 𝒃𝟐 𝑴𝟏 𝑴𝟐 Tabla 3. Mapa de Karnaugh para 𝑀2

0 0 0 0 0 0 𝑴𝟐 = 𝑛2 𝑏̅1
0 0 0 1 0 0 Formas canónica del 𝑴𝟐 :
0 0 1 0 X X
∑(4, 5, 12)
0 0 1 1 0 0

0 1 0 0 0 1 ∏(0, 1, 2, 3, 6, 7, 8, 9, 10, 11, 13, 14, 15)


0 1 0 1 0 1
5.2 Tabla de verdad del ejercicio
0 1 1 0 X X 4.23 “López Paredes Erika Estefanía”
0 1 1 1 0 0 𝑨𝟑 𝑨𝟐 𝑨𝟏 𝑨𝟎 𝒁
1 0 0 0 1 0 0 0 0 0 0
1 0 0 1 1 0 0 0 0 1 0
1 0 1 0 X X 0 0 1 0 0
1 0 1 1 0 0 0 0 1 1 0
1 1 0 0 1 1 0 1 0 0 0
1 1 0 1 1 1 0 1 0 1 0
1 1 1 0 X X 0 1 1 0 0
1 1 1 1 0 0 0 1 1 1 0
Tabla 1. Tabla de verdad del sistema de riego
1 0 0 0 0
5.1.1 Mapas de Karnaugh del 1 0 0 1 0
sistema de riego
1 0 1 0 1
𝑀1 𝑏̅1 ̅̅̅
𝑏2 𝑏̅1 𝑏2 𝑏1 𝑏2 𝑏1 ̅̅̅
𝑏2
1 0 1 1 1
𝑛1 ̅̅̅2
̅̅̅𝑛 0 0 0 X
1 1 0 0 1
𝑛1 2
̅̅̅𝑛 0 0 X 0
1 1 0 1 1
𝑛1 𝑛2 1 1 0 0
1 1 1 0 1
𝑛1 ̅̅̅
𝑛2 1 1 0 0 1 1 1 1 1
Tabla 2. Mapa de Karnaugh para 𝑀1 Tabla 4. Tabla de verdad del ejercicio 4.23

𝑴𝟏 = 𝑛1 𝑏1 5.2.1 Mapas de Karnaugh del


ejercicio 4.23
Formas canónica del 𝑴𝟏 :

∑(8, 9, 12, 13)

∏(0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 14, 15)

𝑀2 𝑏̅1 ̅̅̅
𝑏2 𝑏̅1 𝑏2 𝑏1 𝑏2 𝑏1 ̅̅̅
𝑏2 𝑍 ̅̅̅
𝐴1 ̅̅̅
𝐴0 ̅̅̅
𝐴1 𝐴0 𝐴1 𝐴0 𝐴1 ̅̅̅
𝐴0

𝑛1 ̅̅̅2
̅̅̅𝑛 0 0 0 X ̅̅̅
𝐴3 ̅̅̅
𝐴2 0 0 0 0

𝑛1 2
̅̅̅𝑛 1 1 0 X ̅̅̅
𝐴3 𝐴2 0 0 0 0

𝑛1 𝑛2 1 1 0 X 𝐴3 𝐴2 1 1 1 1
𝐴3 ̅̅̅
𝐴2 0 0 1 1 simplificando la función a una manera mas
entendible.
Tabla 5. Mapa de Karnaugh para 𝑍
Un generador y comprobador de paridad nos
𝒁= 𝐴3 𝐴2 + 𝐴3 𝐴1 pueden ser muy útiles a la hora de detectar
errores en la transmisión de datos producidos por
Formas canónica de 𝒁: elevaciones repentinas de tensiones en un
circuito combinacional debido a factores
externos.
∑(8, 9, 10, 11, 14, 15)
Se comprobó el funcionamiento del circuito
mediante un led emisor de luz, el cual solo debía
∏(0, 1, 2, 3, 4, 5, 6, 7, 12, 13)
encenderse cuando el circuito lógico tenga una
configuración de números primos; caso contrario
5.3 Análisis ejercicio 4.27 se mantendrá apagado.
Para resolver el ejercicio planteado basta con
invertir la señal de salida del Generador de
paridad Par para tener una Impar y Remplazar 3
compuertas XOR por XNOR en el Comprobador
para obtener uno de paridad Impar. 7. RECOMENDACIONES
Rediseño para un generador y comprobador Conectar las resistencias a tierra de la salida
de Paridad del Dip Switch para asegurarnos que las entradas
lógicas se encuentren en 0 logico.

Una vez hechos los cálculos, simular el


circuito para comprobar la eficiencia y
funcionamiento del sistema.

8. BIBLIOGRAFÍA
[1] T. Ronal, (2010). "Digital Systems: Principles and
Applications", Editorial Prentice Hall, Edición 11ava.
[2] F. Garcia ́ Sevilla, "Electrónica Digital", Editorial
Fig 8. Generador y Comprobador de Paridad Alfaomega, 2da Edición, 2010.
Impar [3] T. L. Floyd,”Fundamentos de sistemas digitales”,
Pearson 9na Edición, México, 2006,
5.4 Análisis ejercicio 20
Se procede a la respectiva simulación para
comprobar el funcionamiento de este circuito
lógico.

Fig 9. Simulación ejercicio 20

Una vez verificado el funcionamiento del


circuito lógico en la simulación procedemos a el
armado respectivo en protoboard.

6. CONCLUSIONES
La compuerta NAND puede ser usada como
una combinación de compuertas AND, NOT y OR

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