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30/12/2016
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Digitaltechnik PVK 30/12/2016
1 Grundlagen
Die Inhalte dieses Kapitels werden im Kurs vorausgesetzt. Bei Unklarheiten: mstraess@student.ethz.ch,
byvan@student.ethz.ch .
Shannon-Theorem: Für eine verlustfreie Übersetzung von digital zu analog, muss die digitale
Abtastfrequenz mind. doppelt so gross sein wie die Analoge.
1.2 Logikgatter
Alle Logikgatter und ihre Wahrheitstabellen
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Bei der Analyse eines Schaltnetzes helfen uns die Funktionsgleichungen und Wahrheitsta-
bellen. Diese existieren zu jedem Schaltnetz.
De Morgan’sche Regeln
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CMOS-Transistoren werden unterteilt in PMOS und NMOS. Diese kann man als elektrische
Schalter betrachten und somit zum Bau unserer Logikgatter verwenden.
Durch die Schalterlogik können wir nun NOT, NAND und NOR aus PMOS und NMOS zusam-
mensetzten. Diese sind für uns ab jetzt die wichtigsten Gatter, da sie für den Physikalischen
Aufbau am wenigsten Transistoren benötigen und wir aus diesen jede erdenkliche Logikfunktion
aufbauen können.
Beachte: Durch die Regel, die wir von oben kennen können wir nun sagen, dass:
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Dynamisches Verhalten
Mux und Demux sind idR durch mehrere Tri-State Buffer realisiert (einer auf leitend, alle
anderen haben hohe Impedanz). Nicht in der Grafik ersichtlich ist, dass beide Elemente einen
Adresseingang brauchen, um zu wissen, welches Signal sie durchschalten müssen.
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3 Boolesche Algebra
Zur Vereinfachung von Logikfunktions-Termen, gelten folgende Gesetze:
1. De Morgan: A·B =A+B bzw. A + B = A · B
2. Kommutativität: A·B·C =C ·A·B bzw. A + B + C = C + A + B
3. Assoziativität: A · (B · C) = (A · B) · C bzw. A + (B + C) = (A + B) + C
4. Distributivität: A · (B + C) = A · B + A · C
5. Absorption: A · (A + B) = A bzw. A + (A · B) = A
6. Adsorption: A · (A + B) = A · B bzw. A + (A · B) = A + B
Das Vereinfachen funktioniert ähnlich wie mit algebraischen Termen: Faktorisieren, Ausklam-
mern, etc. Dies ist vor allem eine Übungssache.
Beispiel:
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3.2 Karnaugh-Diagramm
Ergänzend zur Wahrheitstabelle haben wir das Karnaugh-Diagramm (auch KV-Diagramm
genannt). Es erlaubt uns das Herauslesen von optimal vereinfachten disjunktiven bzw. kon-
junktiven Normalformen (DNF bzw. KNF).
A B C D Z
0 0 0 0 1
0 0 0 1 2
0 0 1 0 3
0 0 1 1 4
0 1 0 0 5
0 1 0 1 6
0 1 1 0 7
0 1 1 1 8
1 0 0 0 9
1 0 0 1 10
1 0 1 0 11
1 0 1 1 12
1 1 0 0 13
1 1 0 1 14
1 1 1 0 15
1 1 1 1 16
Fasst man nun die Einsen (bzw. Nullen) in Blöcken zusammen, so kann man daraus die DNF
(bzw. KNF) erstellen. Beim Zusammenfassen ist zu beachten, dass die Blöcke rechteckig sein
müssen mit Seitenlängen a, b ∈ {1, 2, 4} sprich im Block muss eine Anzahl Elemente sein, die
durch 2n , n ∈ Z ausgedrückt werden kann.
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3.3 Hazards
Bei Schaltungen kann es dazu kommen, dass Signale, die gleichzeitig an einem Gatter ankom-
men sollen, durch verschieden lange Wege über andere Gatter, versetzt an einem gemeinsamen
Gatter ankommen. Dadurch können Hazards entstehen; kurzzeitige Sprünge im Aussgangssig-
nal.
Ersichtlich werden Hazards auch im KV-Diagramm und können mit zusätzlichen Blöcken ver-
hindert werden.
4 Zahlensysteme
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4.1 Binärzahlen
Umrechnen von Dezimal zu Binär.:
4.1.1 Zweierkomplement
Um auch negative Zahlen binär darstellen zu können, müssen wir eine neue Definition einführen.
Es hat sich herausgestellt, dass die einfachste Variante ist, das MSB (Most Significant Bit) als
”Vorzeichenbit” zu wählen. Sprich ist es ’0’, so ist das ist die Zahl positiv, ist es ’1’ so ist sie
negativ.
Das heisst: die grösst mögliche Zahl, die mit n Bits im Zweierkomplent Darstellbar ist: ist nun
(2n − 1) und die kleinste Zahl ist −2n .
Damit das Rechnen einfacher geht und vor allem die Subtraktion einer Addition mit einer
negativen Zahl gleich wird, ist nur das MSB negativ zu werten und alle folgenden Bits positiv.
Dies ergibt uns zur Umwandlung folgendes Rezept:
1. Bitweise invertieren
2. 1 addieren
Damit wird die Addition sowie die Subtraktion zu einer bitweisen Addition.
4.2 Codes1
• Einschrittiger Code: Pro Schritt ändert sich nur ein Bit (z.B. Gray). Nützlich, da
dadurch meist keine Hazards entstehen.
• BCD Code, bei dem jeweils eine Ziffer (im Zehersystem) durch 4 Bits dargestellt wird.
Ineffizient, da 5 unbenutzte Zustände pro Ziffer, dafür einfach zum umrechnen.
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Erfahrungsgemäss sind vor allem BCD und Gray-Code prüfungsrelevant.
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4.3 Addierer2
• Halbaddierer Addiert 2 Bits, 2 Bit Ausgang (Z, Carry out)
• Volladdierer Addiert 3 Bits (zusätzlich Carry in), 2 Bit Ausgang (Z, Carry out)
5 Sequenzielle Schaltungen
Sequenzielle Schaltungen sind rückgekoppelt. Dies erlaubt uns das Speichern von Zuständen.
Deshalb sprechen wir nicht mehr von Ausgängen, sonder von Zuständen. Der Folgezustand ist
nun von Eingängen und dem Zustand selbst abhängig.
5.1 Latches
5.1.1 Aufbau SR-Latch
Ein SR-Latch kann entweder aus NAND oder aus NOR Gattern aufgebaut werden. Dies
ergibt einen Wechsel in der Eingangskombination. Sprich es ändern sich die zwei Zeilen in
der Wahrheitstabelle wo SR ”11” bzw ”00” ist. Der Rest bleibt gleich.
NOR-Aufbau
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Dieses Kapitel wird im PVK nicht behandelt, ist jedoch zur Vollständigkeit noch drin.
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Nun kann man diesen noch erweitern mit einem Taktsignal T und erhält ein zustandges-
teuertes Bauteil, ein Latch.
Latches reagieren während der aktiven Taktphase von T auf Änderungen am Eingang. Oft
wollen wir jedoch, dass der Eingang nur zu ganz bestimmten Zeitpunkten eine Änderung
vornehmen kann. Dafür ist das FlipFlop.
5.2 FlipFlop
Das FlipFlop ist ein flankengesteuertes Bauelement. Es reagiert bei der steigenden Takt-
flanke auf den Eingang.
Verschiedene Flip-Flop-Arten:
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Bei einem Master-Slave Flipflop werden zwei Flipflops hintereinander geschaltet, wodurch
Werte bei der positiven Flanke ein- und bei der negativen Flanke ausgelesen werden. So kann
man eine Verzögerung einbauen.
5.4 Verzögerungszeiten
Ein FlipFlop charakterisiert sich durch drei Zeiten.:
• tP D Propagation Delay: Zeit, die verstreicht bis die Änderung am Ausgang sichtbar wird.
• tS Setup time: Minimale Zeitdauer, die ein Signal vor der aktiven Taktflanke stabil am
Eingang anliegen muss.
• tH Hold time: Minimale Zeitdauer, die ein Signal nach der aktiven Taktflanke stabil am
Eingang anliegen muss.
Um das Funktionieren eines Elements zu gewährleisten, müssen die setup und hold Zeiten vom
Signal eingehalten werden.
Die maximale Taktfrequenz wird über den längsten Pfad, welcher ein Signal zurücklegen muss
bestimmt.
Satz:
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fM AX =
tS + max[tH , (tP D + tGatter )]
6 Automaten
Mealy-Automat
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Moore-Automat
Medwedjew-Automat
⇒ Der Medwedjew-Automat ist ein Spezialfall des Moore-Automat, welcher ein Sonderfall des
Mealy-Automaten ist.
6.1 Automatensynthese
Der Ablauf wird meist durch die Aufgabenstellung relativ gut vorgegeben
4. Darstellung im Zustandsdiagramm
(a) Mealy: Die Ausgangszustände sind über die Pfeile zu schreiben (Format EE/AA,
für je zwei Eingangs- und Ausgangsvariablen)
(b) Moore: Die Ausgangszustände sind in die Zustandskreise zu schreiben
(c) Medwedjew: Die Ausgangszustände entsprechen der Zustandsvariablen, keine zus.
Angabe notwendig
8. Schaltplan konstruieren
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7 Prüfungstipps
• Inhaltlich hat sich die Prüfung in den letzten Jahren kaum verändert. Es sind i.d.R. 5 Auf-
gaben, jeweils eine zu jedem der folgenden Themen: Automaten, CMOS, Zahlensysteme,
Sequentielle Schaltungen, Kombinatorik
• Die Prüfung wird unter massivem Zeitdruck gelöst. Daher ist Routine der springende
Punkt und man sollte z.B. die grundlegenden Logiksymbole auswendig kennen. Eine gute
Zusammenfassung, mit der man schon mehrmals gearbeitet hat, ist auch zu empfehlen, um
Wahrheitstabellen/Logikfunktionen von FlipFlops ohne Zeitverlust von dort abschreiben
zu können.
• Für die meisten Studenten dürfte es die beste Wahl sein, Sequentielle Schaltungen und
Automaten am Schluss zu lösen, da bei diesen erfahrungsgemäss am meisten Zeit verloren
geht.
• Ist euch bei der Aufgabenstellung etwas unklar oder denkt ihr, es sei ”schwammig” for-
muliert, so fragt nach. Auch während der Prüfung.
8 Credits
Dieses Skript wurde von Matthias Strässle und Yvan Bosshard für den PVK Digitaltechnik
im Januar 2017 verfasst. Es entstand in starker Anlehnung an jenes von Manuel Meier vom
Vorjahr und basiert auf dem Vorlesungsskript von Prof. Tröster. Für weitere Fragen wendet
euch bitte an mstraess@student.ethz.ch oder byvan@student.ethz.ch.
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