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Escuela Superior Politécnica de Chimborazo

Facultad de Informática y Electrónica


Escuela de Ingeniería Electrónica, Control y Redes Industriales

NOMBRE: Alexis Chimbo 895 ASIGNATURA: Electrónica


CURSO: 5 “A” CRI
FECHA: 02/02/2017
Resumen- En el presente documento se se presenta los tipos de MOSFET según su estructura tipo de canal y
por la tecnología, se exhibe conceptos para su utilización y su respectiva polarización. De los temas se realizar
su respectiva explicación de cada tipo de MOSFET.

Abstract- In the present document concepts for the implementation of matrices, operations, properties and
type of square matrices are exposed. The topics are the definition of the types of matrices with their respective
example and the exercises of operations with matrices.

Palabras Clave- canal n, canal p, fuente, drenador, compuerta.

MOSFET TIPO EMPOBRECIMIENTO CANAL N


La construcción básica del MOSFET tipo empobrecimiento de canal n se muestra en la figura 1.
Se forma de una placa de material tipo p a partir de una base de silicio y se conoce como sustrato.
La fuente y el drenaje están conectados mediante contactos metálicos a regiones tipo n dopadas
vinculadas a un canal n. También la compuerta está conectada a una superficie de contacto
metálica, aunque permanece aislada del canal n por una capa de SiO2 “bióxido de silicio” muy
delgada, es la responsable de la muy deseable alta impedancia de entrada del dispositivo. El SiO2
es un dieléctrico, el cual establece campos eléctricos opuestos dentro del dieléctrico cuando se
expone a un campo externamente aplicado.

Fig. 1 MOSFET tipo empobrecimiento de canal n

Debido a la muy alta impedancia de entrada, la corriente de compuerta IG es en esencia de 0 A


en DC.
Fig. 2 MOSFET tipo empobrecimiento de canal n con VGS=0V y voltaje aplicando VDD

Fig. 3 Características de drenaje y transferencia de un MOSFET tipo empobrecimiento de canal n

MOSFET TIPO ENRIQUECIMIENTO CANAL N

La construcción básica del MOSFET tipo empobrecimiento de canal n se da en la figura 6.35.


Se forma una losa de material p con una base de silicio que se conoce como sustrato.
El sustrato en ocasiones se conecta internamente a la terminal fuente, en tanto que en otros casos
se pone a la disposición una curva terminal para el control externo de su nivel de potencial. La
fuente y el drenaje se conectan de nuevo mediante contactos metálicos a regiones tipo n dopadas,
pero observe que en la figura 6.35 no hay un canal entre las dos regiones tipo n dopadas. Ésta es
la diferencia principal entre la construcción de los MOSFET tipo empobrecimiento y los tipos
enriquecimiento: la ausencia de un canal como componente construido del dispositivo. La capa
de SiO2 aísla la plataforma metálica de la compuerta de la región entre el drenaje y la fuente,
pero, ahora, simplemente está separada de una sección del material tipo p. Por consiguiente, la
construcción de un MOSFET tipo enriquecimiento es muy parecida a la del MOSFET tipo
empobrecimiento excepto porque no hay un canal entre el drenaje y la fuente.
Fig. 4 MOSFET tipo enriquecimiento de canal n

Fig. 5 Formación de un canal en un MOSFET tipo enriquecimiento de canal n

En la figura 6.36 tanto VDS como VGS se ajustaron a un determinado voltaje positivo. El
potencial positivo en la compuerta ejercerá presión en los huecos puesto que las cargas semejantes
se repelen, en el sustrato p a lo largo del borde de la capa de SiO3 para que abandonen el área y
lleguen a regiones más profundas del sustrato p, como se muestra en la figura. El resultado es una
región de empobrecimiento cerca de la capa aislante de SiO2 libre de huecos. Sin embargo, los
electrones en el sustrato tipo p los portadores minoritarios del material serán atraídos a la
compuerta positiva y se acumularán en la región cercana a la superficie de la capa de SiO2. Ésta
y sus propiedades aislantes impedirán que los portadores negativos sean absorbidos en la
compuerta. Conforme VGS se incrementa, la concentración de electrones cerca de la superficie
de SiO3 se incrementa y con el tiempo la región tipo n inducida puede soportar un flujo
mensurable entra el drenaje y la fuente. El nivel de VGS que produce el incremento significativo
de la corriente de drenaje se llama voltaje de umbral y está dado por el símbolo VT.
Fig. 6 Trazo de las características de transferencia de un MOSFET tipo enriquecimiento de canal n a partir de las
características de drenaje.

MOSFET TIPO EMPOBRECIMIENTO DE CANAL P

La construcción de un MOSFET tipo empobrecimiento de canal p es exactamente a la inversa del


MOSFET tipo empobrecimiento de canal p. Ahora el sustrato es tipo n y el canal tipo p, como se
muestra en la figura 6.32a. Las terminales no cambian, pero las polaridades del voltaje y las
direcciones de corriente se invierten, como se muestra en la misma figura. Las características de
drenaje aparecerían exactamente como en la figura 6.29, pero VDS con valores negativos, e ID
valores positivos como se indica puesto que ahora la dirección definida está invertida, y VGS con
las polaridades opuestas como se muestra en la figura 6.32c. La inversión en VGS dará una
imagen de espejo con respecto al eje ID para las características de transferencia como se muestra
en la figura 6.32b.

Fig. 7 MOSFET tipo empobrecimiento de canal p con IDSS=6mA y Vp=16v.

La corriente de drenaje se incrementará desde el valor de corte con VGS = Vp en la región positiva
de VGS hasta IDSS y luego continuará incrementándose con los valores negativos crecientes de
VGS.
Fig. 8 Símbolos gráficos para (a), MOSFET tipo empobrecimiento de canal n y (b) MOSFET tipo empobrecimiento
de canal p.

MOSFET TIPO ENRIQUECIMIENTO DE CANAL P

La construcción de un MOSFET tipo enriquecimiento de canal p es exactamente a la inversa de


un MOSFET tipo enriquecimiento de canal p, como se muestra en la figura 6.41a. Ahora hay un
sustrato tipo n y regiones tipo n dopadas bajo las conexiones del drenaje y la fuente. Las terminales
no cambian, pero todas las polaridades del voltaje y las direcciones de la corriente se invierten.
Las características de drenaje aparecerán como se muestra en la figura 6.41c, con niveles
crecientes de corriente a consecuencia de los valores cada vez más negativos de VGS. Las
características de transferencia serán la imagen de espejo con respecto al eje ID de la curva de
transferencia del MOSFET tipo enriquecimiento de canal n, con ID incrementándose a una con
los valores cada vez más negativos de VGS más allá de VT, como se muestra en la figura 6.41c.

Fig. 9 MOSFET tipo empobrecimiento de canal p con VT=2V y K=0.5x10^-1 A/V^2

VMOS

Una de las desventajas del MOSFET son los niveles de manejo de potencia reducidos, menores
que 1 W comparados con los transistores BJT. Esta deficiencia se puede mitigar si se cambia el
modo de construcción de uno de naturaleza plana a uno con estructura vertical como se muestra
en la figura 6.46. Todos los elementos del MOSFET plano están presentes en el FET de silicio de
óxido metálico vertical VMOS la conexión superficial metálica con las terminales del dispositivo,
la capa de SiO2 entre la compuerta y la región tipo p entre el drenaje y la fuente para que crezca
el canal n inducido. El término vertical se debe a que el canal se formó en la dirección vertical en
vez de la horizontal. Sin embargo, el canal de la figura 6.46 también tiene la apariencia de una
“V” tallada en la base del semiconductor. La construcción de la figura 6.46 es un tanto sencilla
porque no incluye algunos de los niveles de transición de dopado, pero sí permite describir las
facetas más importantes de su operación.

Fig. 10 Construcción de un VMOS

La aplicación de un voltaje positivo al drenaje y de uno negativo a la fuente con la compuerta a


algún nivel de “encendido” positivo típico da como resultado el canal n inducido en la región tipo
p estrecha del dispositivo. La altura vertical de la región p ahora define la longitud del canal, la
cual se puede hacer significativamente menor que la de un canal utilizando una construcción
planar. Sobre un plano horizontal la longitud del canal se limita a un valor de 1 um a 2 um. Las
capas de difusión se pueden controlar a pequeñas fracciones de un micrómetro. Como las
longitudes decrecientes del canal reducen los niveles de resistencia, el nivel de disipación de
potencia del dispositivo a niveles de corriente de operación se reducirá. El modo de construcción
vertical reduce en gran medida el área de contacto entre el canal y la región tipo n, lo que
contribuye a una reducción adicional del nivel de resistencia y al incremento del área para el flujo
de corriente entre las capas de dopado. También están las dos trayectorias de conducción entre el
drenaje y la fuente, como se muestra en la figura 6.46, que contribuyen aún más a la elevación
del valor de la corriente. El resultado es un dispositivo con corrientes de drenaje capaces de
alcanzar niveles de amperios con niveles de potencia de más de 10 W.
Los VMOS FET tienen un coeficiente de temperatura positivo, el cual combate la posibilidad de
desbordamiento térmico. Si la temperatura de un dispositivo se debe incrementar debido el medio
circundante o a las corrientes del dispositivo, los niveles de resistencia se incrementarán causando
una reducción en la corriente de drenaje en lugar de un aumento como sucede para un dispositivo
convencional. Los coeficientes negativos de temperatura reducen los niveles de resistencia con
incrementos de la temperatura, los cuales alimentan los niveles de corrientes crecientes y el
resultado es una mayor inestabilidad de la temperatura y un desbordamiento térmico.
Los niveles almacenados de carga reducidos aceleran los tiempos de conmutación para la
construcción de VMOS, comparados con los de la construcción plana convencional.
De hecho, los dispositivos VMOS en general tienen tiempos de conmutación de menos de la
mitad de los del transistor BJT típico.
Comparados con los MOSFET planos comercialmente disponibles, los VMOS FET tienen
niveles de resistencia de canal reducidos y valores de potencia y corriente más altos.

CMOS

Se puede establecer un dispositivo lógico muy efectivo construyendo un MOSFET de canal p y


uno de canal n en el mismo sustrato como se muestra en la figura 6.47. Observe el canal p inducido
a la izquierda y el canal n inducido a la derecha para los dispositivos de canal p y n,
respectivamente.
La configuración se conoce como una disposición de MOSFET complementaria
CMOS, tiene gran aplicación en el diseño de lógica de computadora. La relativamente alta
impedancia de entrada, las rápidas velocidades de conmutación y los bajos niveles de potencia de
operación de la configuración CMOS, han dado por resultado una disciplina totalmente nueva
conocida como diseño de lógica CMOS.

Fig. 11 CMOS con las conexiones indicadas en la fig. 12

Un uso muy efectivo de la configuración complementaria es un inversor, como se muestra en la


figura 6.48.
La figura 6.48 que ambas compuertas están conectadas a la señal aplicada y las dos drenan hacia
la salida Vo. La fuente del MOSFET de canal p Q2 está conectada directamente al voltaje aplicado
VSS, mientras que la fuente del MOSFET de canal n Q1 está conectada a tierra. Para los niveles
lógicos antes definidos, la aplicación de 5 V a la entrada deberá producir casi 0 V a la salida. Con
Vi de 5 V, VGS1 = Vi y Q1 está “encendido”, y el resultado es una resistencia relativamente baja
entre el drenaje y la fuente como se muestra en la figura 6.49. Como Vi y VSS están a 5 V, VGS2
= 0 V, lo cual es menor que el VT requerido para el dispositivo y el resultado es un estado
“apagado”. El nivel de resistencia resultante entre el drenaje y la fuente es bastante alto para Q2,
como se muestra en la figura 6.49. Una aplicación simple de la regla del divisor de voltaje revelará
que Vo es de casi 0 V, y de ese modo se establece el proceso de inversión deseado. Con un voltaje
aplicado Vi de 0 V , VGS1=0 V y Q1 se “apagará” con VSS2=5 V y el MOSFET de canal p se
enciende. El resultado es que Q2 presentará un pequeño nivel de resistencia, Q1 una alta
resistencia, y Vo = VSS = 5 V
Como la corriente de drenaje que fluye en uno u otro caso se ve limitada por el transistor
“apagado” al valor de fuga, la potencia disipada por el dispositivo en uno u otro estado es muy
baja.
Fig. 12 CMOS inversor.

Fig. 13 Niveles de resistencia relativa con Vi=5V (estado 1).

LDMOS

Básicamente un dispositivo LDMOS Lateral Double-Diffuse MOS consiste en la asociación en


paralelo de múltiples transistores MOS de canal corto obtenidos por un proceso de doble difusión
que permite aumentar la transconductancia y la capacidad de corriente del dispositivo.
La estructura básica del LDMOS, como podemos apreciar en la Figura 6.50, se diferencia de un
MOS convencional por la región poco dopada situada entre el canal y el drenador, conocida como
la región de deriva o LDD Light Doped Drain. A través de dicha región este dispositivo elimina
muchas de las limitaciones en voltaje y de resistencia del dispositivo en conducción “Ron” de un
MOS. Este dispositivo se puede integrar en diferentes tecnologías: bulk, SOI “Silicon on
Insulated” y SOS “Silicon on Saphire”. Existen múltiples combinaciones diferentes de estructuras
en función de la tecnología escogida para el diseño del dispositivo.
En el caso de la Figura 6.50, un LDMOS con substrato tipo bulk, podemos ver que la parte activa
se implanta en una epitaxia que puede ser tipo P- o N-. El surtidor está cortocircuitado al substrato
por medio de una región muy dopada tipo P conocida como P+ Sinker. Con el contacto poco
resistivo surtidor-substrato se consigue aumentar la ganancia en altas frecuencias por lo que se
trata de un LDMOS para aplicaciones de RF.
FIG. 14 LDMOS
En la estructura de un MOS convencional con substrato
el drenador, tipo bulkdopado, toma contacto con la
fuertemente
puerta, la cual contiene una dosis mucho menor de dopaje. Esto provoca que la puerta quede
mucho más depletada que el drenador, de modo que si queremos aplicar tensiones elevadas de
drenador requerirá una longitud de canal astronómica. En un LDMOS este problema se soluciona
teniendo en cuenta que el canal está más fuertemente dopado que la región LDD. Por
consiguiente, al aplicar una tensión en inversa en la unión drenador puerta se agotará más la región
LDD que la puerta. Esta propiedad permite aplicar tensiones inversas más altas entre drenador y
puerta sin provocar un campo eléctrico de ruptura prematuro. Esto es debido a una mayor
separación entre la puerta y el drenador donde polarizamos el transistor.

Bibliografia.

[1]“conociendo las características del transistor JFET”.


http://mrelbernitutoriales.com/transistor-jfet/conociendo-el-jfet/
[2]“Teoría de circuitos y Dispositivos Electrónicos”. Boylestad Nashelky. 10ma edición.
Unidad 6. Transistores de efecto de campo.
[3]“Curva de transferencia del JFET”. Tomado 02/022017.
http://mrelbernitutoriales.com/transistor-jfet/conociendo-el-jfet/pruebas-con-el-jfet/curva-
de-transferencia-del-jfet/
[4]“Los transistores de efecto campo”. Tomado 02/022017.
http://www.profesormolina.com.ar/tutoriales/trans_campo.htm