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PARCIAL FINAL DISEÑO DIGITAL

MSc. Esp@. Ing. EDWIN JOSE VERA ROZO

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Programa: Grupo: Fecha: Profesor: MSc. Esp@. Ing. Edwin Vera

1. Para el siguiente diagrama lógico (1.6 Unid - 0,4 c/u)


1.1 Calcule la tabla de verdad de f0.
1.2 Mediante el uso de compuertas and, or y not, realice un diagrama lógico que cumpla con la tabla de
verdad de 1.1 usando POS.
1.3 Calcule la tala de verdad de f1.
1.2 Mediante el uso de compuertas and, or y not, realice un diagrama lógico que cumpla con la tabla de
verdad de 1.3 usando SOP.

2. Dado el siguiente diagrama de tiempos (1.4 Unid - 0,7 c/u)


2.1 Mediante el uso de un multiplexor de 8 canales diseñe un diagrama lógico (use el símbolo del mux)
que cumpla el diagrama de tiempos.
2.2 Mediante el uso de un decodificador de 3 a 8 diseñe un diagrama lógico (use el símbolo del deco)
que cumpla el diagrama de tiempos.
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3. Obtener los estados del registro de 5 bits mostrado (inicialmente 00000), para las señales de reloj
(CLK) y entrada de datos (IN) indicadas del siguiente registro de desplazamiento. (1.0 Unid)

4. Para el siguiente flip flop J-K con entradas preset y clear como se muestran respectivamente,
determine la salida Q para las entradas mostradas en el siguiente diagrama de tiempos. (1.0 Unid)
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Solución 1

Solución 2
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Solucion 2.1

Solución 2.2
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Solución Punto 3

Solución Punto 4