Universidad Don Bosco

Facultad de Ingeniería
Escuela de Electrónica
Sistemas Digitales

Investigación Complementaria V – VHDL

Docente: María Celia Parada Díaz

Autor: Josué Elías Granados Martínez

Grupo: 04L
Ciclo: 02 – 2015

Planteamiento
Para los siguientes enunciados elabore:
- El código VHDL
- El Test Bench
- Diagrama de tiempos de la simulación
- Mapas de Karnaugh
- Tablas de verdad cuando corresponda

Ejercicio 1 Ejercicio 2
Construya un decodificador de binario a siete La familia Fernández está formada por mamá
segmentos en base a la siguiente tabla de (M), papá (P), la nena (N) y Junior (J), ellos tienen
verdad problemas de decisión ya que casi nunca
consiguen ponerse de acuerdo en nada le piden
A B C D a1 b1 c1 d1 e1 f1 g1 a usted desarrollar un circuito digital que les
0 0 0 0 1 1 1 1 1 1 0 ayude a decidir dónde ir en su salida de paseo
0 0 0 1 0 1 1 0 0 0 0 este fin de semana (solución única). Pero para
0 0 1 0 1 1 0 1 1 0 1 tomar la decisión le dan los siguientes criterios
0 0 1 1 1 1 1 1 0 0 1 a los cuales debería obedecer la lógica del
0 1 0 0 0 1 1 0 0 1 1 circuito.
0 1 0 1 1 0 1 1 0 1 1 Si el circuito proporciona un uno van al Lago de
0 1 1 0 1 0 1 1 1 1 1 Coatepeque y si es cero van al Pital en
0 1 1 1 1 1 1 0 0 0 0 Chalatenango.
1 0 0 0 1 1 1 1 1 1 1
Las decisiones se toman por mayoría, es decir
la mitad más uno.
1 0 0 1 1 1 1 1 0 1 1
Ellos quieren que al emitir su decisión un led les
1 0 1 0 1 1 1 1 1 0 1
indique a cuál de los dos lugares irán.
1 0 1 1 0 0 1 1 1 1 1
En caso de empate la decisión de la mamá más
1 1 0 0 0 0 0 1 1 0 1 la del papá es la que se toma. En caso de que
1 1 0 1 0 1 1 1 1 0 1 ambos coincidan en la misma decisión se toma
1 1 1 0 1 1 0 1 1 1 1 la decisión opuesta a la de ambos
1 1 1 1 1 0 0 0 1 1 1

Ejercicio 3
Resuelva
Ejercicio 1
Mapas K

a1 b1 c1 d1

e1 f1 g1

Expresiones Booleanas
a1(A,B,C,D) = (~B*~D)+(A*~B*~C)+(~A*C)+(~A*B*D)+(B*C)
b1(A,B,C,D) = (~A*~C*~D)+(A*C*~D)+(A*~C*D)+(~A*C*D)+(~B*~D)+(~B*~C)
c1(A,B,C,D) = (~C*D)+(~A*B)+(A*~B)+(~A*~C)+(~A*D)
d1(A,B,C,D) = (~B*~D)+(C*~D)+(B*~C*D)+(~B*C)+(A*~C)
e1(A,B,C,D) = (~B*~D)+(C*~D)+(A*C)+(A*B)
f1(A,B,C,D) = (~A*B*~C)+(A*~B*D)+(A*C*D)+(~B*~C*~D)+(B*C*~D)
g1(A,B,C,D) = (B*~C)+(~B*C)+(A)+(B*~D)

Diagrama de tiempo
Ejercicio 1
Código VHDL Test Bench
Ejercicio 2
Tabla de verdad Test Bench
Tabla de verdad Mapa K
M P N J F1
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Expresión Booleana
F1(M,P,N,J) = (N*J)+(P*J)+(P*N)+(M*J)+(M*N)

Código VHDL

Diagrama de tiempo
Ejercicio 3
Ejercicio 3a

Test Bench
Tabla de verdad
F G H I J h1 F G H I J h1
0 0 0 0 0 1 1 0 0 0 0 0
0 0 0 0 1 0 1 0 0 0 1 1
0 0 0 1 0 0 1 0 0 1 0 1
0 0 0 1 1 1 1 0 0 1 1 1
0 0 1 0 0 0 1 0 1 0 0 1
0 0 1 0 1 1 1 0 1 0 1 0
0 0 1 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 0 0 0 0
0 1 0 0 1 0 1 1 0 0 1 1
0 1 0 1 0 1 1 1 0 1 0 1
0 1 0 1 1 1 1 1 0 1 1 0
0 1 1 0 0 0 1 1 1 0 0 0
0 1 1 0 1 1 1 1 1 0 1 1
0 1 1 1 0 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1 1 0
Mapa K

Código VHDL
Ejercicio 3
Ejercicio 3a

Diagrama de tiempo

Expresión Booleana
h1(F,G,H,I,J) = (~F+H+I+J)*(~F+G+~H+I+~J)*(F+~H+I+J)*(F+H+I+~J)*(F+G+H+~I+J)*(~F+~G+~I+~J)*(~F+~G+I+J)

Ejercicio 3
Ejercicio 3b

Tabla de verdad Mapa K

A B C D E F A B C D E F
0 0 0 0 0 1 1 0 0 0 0 0
0 0 0 0 1 1 1 0 0 0 1 1
0 0 0 1 0 0 1 0 0 1 0 1
0 0 0 1 1 1 1 0 0 1 1 1
0 0 1 0 0 1 1 0 1 0 0 0
0 0 1 0 1 0 1 0 1 0 1 0
0 0 1 1 0 0 1 0 1 1 0 0
0 0 1 1 1 0 1 0 1 1 1 1
0 1 0 0 0 0 1 1 0 0 0 0
0 1 0 0 1 1 1 1 0 0 1 0
0 1 0 1 0 1 1 1 0 1 0 0
0 1 0 1 1 1 1 1 0 1 1 1
0 1 1 0 0 1 1 1 1 0 0 0
0 1 1 0 1 0 1 1 1 0 1 0
0 1 1 1 0 0 1 1 1 1 0 0
0 1 1 1 1 0 1 1 1 1 1 0
Diagrama de tiempo
Ejercicio 3
Ejercicio 3b
Test Bench

Código VHDL

Expresión Booleana
F(A,B,C,D,E) = (A*~B*D*E) + (~B*~C*E) +
(~A*C*~D*~E) + (A*~B*~C*D) + (~A*~C*E) +
(~C*D*E) + (~A*B*~C*D) + (~A*~B*~C*~D)
Ejercicio 3
Ejercicio 3c

Expresión Booleana
G(A,B,C,D) = (A+~C+~D)*(~B+~D)*(~A+C+~D)*(A+~B+~C) + (A+B+C+~D)*(~A+B+D)

Mapas K

Tabla de verdad
A B C D G A B C D G
0 0 0 0 1 0 0 0 0 1
0 0 0 1 1 0 0 0 1 0
0 0 1 0 1 0 0 1 0 1
0 0 1 1 0 0 0 1 1 1
0 1 0 0 1 0 1 0 0 1
0 1 0 1 0 0 1 0 1 1
0 1 1 0 0 0 1 1 0 1
0 1 1 1 0 + 0 1 1 1 1
1 0 0 0 1 1 0 0 0 0
1 0 0 1 0 1 0 0 1 1
1 0 1 0 1 1 0 1 0 0
1 0 1 1 1 1 0 1 1 1
1 1 0 0 1 1 1 0 0 1
1 1 0 1 0 1 1 0 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 0 1 1 1 1 1

Diagrama de tiempo
Ejercicio 3
Ejercicio 3c

Test Bench
Código VHDL