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INTEGRANTES:
Figura 1
Figura 2
Puerta NOT
Entrada Salida
A B
1.2 Operador OR(CI 7432)
0 1(Fig.1)
1 0(Fig.2)
Figura 1
Figura 2
Figura 3
Figura 4
Puerta OR
Entrad
a Salida
A B C
0 0 0(Figura 1)
0 1 1(Figura 2)
1 0 1(Figura 3)
1 1 1(Figura 4)
Figura 2.
Figura 3.
Figura 4.
Puerta AND
Entrad Salida
a
A B C
0 0 0(Figura 1)
0 1 0(Figura 2)
1 0 0(Figura 3)
1 1 1(Figura 4)
Figura 1.
Figura 2.
Figura 3.
Figura 4.
Puerta NOR
Entrad
a Salida
A B C
0 0 1(Figura 1)
0 1 0(Figura 2)
1 0 0(Figura 3)
1 1 0(Figura 4)
Figura 2.
Figura 3.
Figura 4.
Puerta NAND
Entrad
a Salida
A B C
0 0 1 (Figura 1)
0 1 1 (Figura 2)
1 0 1 (Figura 3)
1 1 0 (Figura 4)
Figura 1.
Figura 2.
Figura 3.
Figura 4.
Puerta XOR
Entrada Salida
A B C
0 0 0
0 1 1
1 0 1
1 1 0
2.1 Operador OR
Figura 1.
Figura 2.
Figura 3.
Figura 4.
Puerta OR
Entrada(
Salida(V)
V)
A B C
0 0 0(Figura 1)
Habilitado
0 1 1(Figura 2)
1 0 1(Figura 3)
Inhabilitado
1 1 1(Figura 4)
Figura 1.
Figura 2.
Figura 3.
Figura 4.
Puerta AND
Entrad
Salida
a
A B C
0 0 0(Figura 1)
Inhabilitado
0 1 0(Figura 2)
1 0 0(Figura 3)
Habilitado
1 1 1(Figura 4)
Figura 2.
Figura 3.
Figura 4.
Puerta NOR
Entrad
Salida
a
A B C
0 0 1(Figura 1)
Habilitado
0 1 0( Figura 2)
1 0 0(Figura 3)
Inhabilitado
1 1 0(Figura 4)
Figura 1.
Figura 2.
Figura 3.
Figura 4.
Puerta NAND
Entrada Salida
A B C
0 0 1 (Figura 1)
Inhabilitado
0 1 1 (Figura 2)
1 0 1 (Figura 3)
Habilitado
1 1 0 (Figura 4)
Figura 2.
Figura 3.
Figura 4.
Puerta XOR
Entrad
Salida
a
A B C
0 0 0
Habilitado
0 1 1
1 0 1
Habilitado(SEÑAL INVERTIDA)
1 1 0
a) 1 Compuerta INVERSOR
De 0 invertido a 1 = Prendido
De 1 invertido a 0 = Apagado
1-0 = Apagado
1.1 = Apagado
1-0 = Apagado
1-1 = Prendido
1-0 = Apagado
1.1 = Prendido
2-0 = Prendido
1-1 = Prendido
1-0 = Prendido
0-1 = Apagado
2-0 = Apagado
1-1 = Apagado
0-0 = Apagado
0-1 = Prendido
1-0 = Prendido
1-1 = Apagado
0-0-0 = Prendido
0-0-1 = Prendido
0-1-0 = Prendido
0-1-1 = Prendido
1-0-0 = Prendido
1-0-1 = Prendido
1-1-0 = Prendido
1.1.1 = Apagado
4) Implementación de XOR:
a)AND-OR-NOT
0-0 = Apagado
0-1 = Prendido
1-0 = Prendido
1.1 = 0 Apagado
b) NAND
1-0 = Prendido
0-1 = Prendido
1-0 = Prendido
1-1 = Apagado
* Debido al carácter capacitivo de los transistores MOSFET, y al hecho de que estos son
empleados por duplicado en parejas nMOS-pMOS, la velocidad de los circuitos CMOS es
comparativamente menor que la de otras familias lógicas.
* Son vulnerables a latch-up: Consiste en la existencia de un tiristor parásito en la
estructura CMOS que entra en conducción cuando la salida supera la alimentación. Esto se
produce con relativa facilidad debido a la componente inductiva de la red de alimentación
de los circuitos integrados. El latch-up produce un camino de baja resistencia a la corriente
de alimentación que acarrea la destrucción del dispositivo. Siguiendo las técnicas de
diseño adecuadas este riesgo es prácticamente nulo. Generalmente es suficiente con
espaciar contactos de sustrato y pozos de difusión con suficiente regularidad, para
asegurarse de que está sólidamente conectado a masa o alimentación.
* Según se va reduciendo el tamaño de los transistores, las corrientes parásitas empiezan
a ser comparables a las corrientes dinámicas (debidas a la conmutación de los
dispositivos).
VOH : Será la tensión de salida para la que consideramos que cuando se supera, el estado
del dispositivo esta en V(1).
VOL : Cuando la tensión es inferior a éste valor el dispositivo estará en V(0)
VIL : Es la tensión de entrada por debajo de la cual considero que la entrada está en
estado
0.
VIH : Es la tensión de entrada por encima de la cual considero que la entrada está en
estado
Los valores comprendidos entre VIH y VIL y entre VOH y VOL determinan zonas inciertas
de tensión.
Inmunidad al ruido Teóricamente, el ruido de modo común se acopla por igual a cada
conductor de un par trenzado perfectamente simétrico. Los transceptores de modo
diferencial detectan la diferencia entre las magnitudes pico a pico de ambas señales de un
par trenzado mediante una operación de sustracción. En un sistema de cableado
perfectamente simétrico, la señal de modo común inducida aparecería como dos
tensiones iguales que el transceptor simplemente anula en el proceso de sustracción,
dando como resultado, por lo tanto, una inmunidad perfecta al ruido.
Carga del circuito (fan in, fan out) el primero hace referencia a la capacidad de una
compuerta de permitir o absorber corriente de otras compuertas y el segundo a su
capacidad de entregar corriente de la compuerta.
4. Dibujar símbolos lógicos alternativos y la tabla de verdad para cada una de las compuertas
lógicas básicas.
CONECTOR/COMPUERTA,
ENTRADA(S), SALIDA NOMBRE TABLA DE VERDAD
AMORTIGUADOR A Z
0 0
buffer 1 1
A B Z
Y
0 0 0
1 0 0
AND
0 1 0
1 1 1
A B Z
O (O, en sentido inclusivo)
0 0 0
1 0 1
OR
0 1 1
1 1 1
A B Z
1 0 1
XOR (EXCLUSIVE-OR)
0 1 1
1 1 0
N, NEG o INVERSOR A Z
0 1
NOT or INVERTER
1 0
A B Z
NY (N Y)
0 0 1
0 1 1
1 1 0
A B Z
NO (N O)
0 0 1
1 0 0
NOR (NOT OR)
0 1 0
1 1 0
NOE (N OE) A B Z
0 0 1
NXOR (NOT EXCLUSIVE-OR)
1 0 0
0 1 0
1 1 1
INVERSOR
A
1 0 Compuerta Inhabilitada
OR
A B A+B
0 0 0
0 1 1 Compuerta Habilitada
1 0 1 AND
1 1 1 Compuerta Inhabilitada A.B
A B
0 0 0
0 1 0 Compuerta Inhabilitada
1 0 0
7. Se cumple la 1 1 1 equivalencia de la
Compuerta Habilitada
compuerta XOR con el circuito de compuertas
bá sicas que implemento en el laboratorio.
Demostració n algebraicamente
V. CONCLUSIONES Y OBSERVACIONES
Lo que por teoría sabíamos acerca de compuertas lógicas y circuitos lógicos lo reafirmamos en la
práctica de laboratorio, al concluir, que lo estudiado en la teoría se cumple en la práctica. Es decir,
se pudo verificar la tabla de verdad de los diversos circuitos lógicos básicos TTL, siendo capaces,
después de haber realizado la práctica, de elaborar circuitos lógicos más complejos.