Biestables

© Luis Entrena, Celia López,

Mario García, Enrique San Millán
Universidad Carlos III de Madrid

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 Circuitos digitales y
microprocesadores
Entradas
Funciones Salidas
de salida

Funciones
Estado
de estado
Microprocesador

ALU

Registros
Combinacional Control

Secuencial
RAM
Periféricos
ROM

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 Índice
l  Introducción
•  El biestable como elemento básico de memoria
•  Tipos de biestables
l  Biestables asíncronos
l  Biestables síncronos
l  Biestables síncronos con entradas asíncronas
l  Lógicas de control de biestables
l  Características temporales
l  Circuitos síncronos
l  Circuitos con biestables: cronogramas
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 1. Introducción: biestables
l  Definición:
•  Circuito capaz de almacenar un bit de información. Tiene dos
estados estables, 0 y 1 lógicos. Dicho estado se mantiene
hasta que sus señales de control indiquen un cambio
l  Clasificación
•  Lógica de control: entradas que determinan el nuevo estado
•  D, T, SR, JK
•  Sincronismo:
•  Asíncronos: pueden cambiar al cambiar cualquier entrada
•  Síncronos: tienen una señal de control que indica cuándo
pueden cambiar de valor
•  Activos por nivel
•  Activos por flanco

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 2. Biestables asíncronos
l  Biestable SR asíncrono
On
•  S= 1 => Encender (Set) 0
S
1
•  R= 1 => Apagar (Reset)
0 Off Q
•  S=R= 0 => Mantener estado 1 R
l  Características
•  Memoria: si no se activan las
entradas, mantiene su estado
•  Asíncrono: cambia
inmediatamente si se activan
sus entradas (R o S)

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 Biestables asíncronos
l  Circuito que mantiene su
valor 1 0 1
Q Dos estados
estables
0 1 0

l  Con entradas de control

R Q S R Q /Q
0 0 Q /Q Mantener estado
1 0 1 0 Set
/Q 0 1 0 1 Reset
1 1 0 0 Estado prohibido
S

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 3. Biestables síncronos:
activos por nivel
l  Tiene una señal de control que permite que el
biestable cambie de estado
l  Biestable D síncrono activo por nivel (latch-D)
•  C= 1 => el biestable toma el valor de la entrada D
•  C= 0 => el biestable mantiene su valor
D Q

C /Q

0 Q
C D Q /Q
D 1 0 X Q /Q Mantener estado
/Q 1 0 0 1 Asignar 0
C
1 1 1 0 Asignar 1

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 Biestables síncronos:
activos por flanco
l  Biestable D síncrono, activo por flanco D Q
LATCH

Detector D Q /Q
de flanco

Clk C /Q

Detector de flanco tp,inv

Solución mala
Clk
debido a la
Clk tecnología: el
C /Clk
retraso del inversor
C no es controlable

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 Biestables síncronos:
maestro esclavo
MAESTRO ESCLAVO
l  Dos biestables activos D QM QE = Q
D Q D Q
por nivel que funcionan
con niveles opuestos C C
Clk

Maestro Esclavo Maestro Esclavo

Clk l  La salida QE sólo

D cambia en los flancos
de subida del reloj
QM
l  La salida toma el valor
QE de D justo antes del
flanco
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 Biestable D síncrono activo por
flanco
l  Es el que más se usa para
diseñar Clk
l  Sólo cambia de valor en los D
flancos de reloj (normalmente en
Q
el flanco de subida)
l  El cambio a la salida del
biestable se produce después del
flanco de reloj
Clk
l  El valor del biestable tras el
flanco es el valor de su entrada D D
justo antes del flanco Q

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 4. Biestables síncronos con
entradas asíncronas
l  Biestables síncronos, que disponen de señales preset
asíncronas para su inicialización
•  Clear: inicialización a 0 asíncrona
D Q
•  Preset: inicialización a 1 asíncrona
•  Normalmente activas por nivel bajo
/Q
preset
clear
clear
Clk
D
Q

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 5. Lógicas de control de
biestables
l  Señales que permiten controlar el cambio de estado
del biestable
•  Tipos de biestable:
•  D,T,JK,SR
•  Señal de habilitación:
•  Habilita el cambio de estado.
•  Si no se habilita, el estado se mantiene.
•  Inicialización síncrona
•  Puesta a 0 y/o puesta a 1 atendiendo a la señal de reloj

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 Lógicas de control de biestables
l  Tabla de funcionamiento
•  Describe funcionalidad Biestable SR
Biestable JK
(Jump & Kill)

Biestable D Biestable T (Set-Reset) J K Q

(Data) (Toggle) S R Q 0 0 Q
D Q T Q 0 0 Q 0 1 0
0 0 0 Q 0 1 0 1 0 1
1 1 1 /Q 1 0 1 1 1 /Q

Biestable D Biestable T
l  Tabla de transiciones D Q Q T Q Q

•  Describe el próximo estado 0 0 0 0 0 0

0 1 0 0 1 1
en función del estado actual
1 0 1 1 0 1
y las entradas
1 1 1 1 1 0

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 Lógicas de control de biestables
l  Biestables con señal de habilitación
Biestable D Biestable T
D Q E D Q E T Q
T Q
E 0 X Q 0 X Q E
/Q 1 0 0 1 0 Q /Q
1 1 1 1 1 /Q

Q T Q
D 0
1 D Q E T Q
E
/Q /Q

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 Lógicas de control de biestables
l  Biestables con inicialización síncrona
•  Set: inicializa a 1
•  Reset: iniclializa a 0
l  Ejemplo: biestable D con habilitación, Set y Reset
•  Orden de prioridad: Reset, Set, Enable
D Q
E D 0
/S 1 Q
E D Q
/R
/Q
/S
/R

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 6. Características temporales
l  Restricciones de los biestables
•  Duración de los niveles de la señal de reloj → (t0mín,t1mín)
•  Duración de las señales de inicialización asíncrona → (treset mín)
•  Tiempo de inserción de señales de datos → (tsetup,thold)
•  Tiempo de propagación de la salida → (tpClk, Q)
(treset mín)
clear (tomín,t1mín)
clk
D
(tsetup,thold)
Q

Clk
Q (tIIIpClk,Q
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 7. Circuitos síncronos
l  Circuito síncrono
•  Todos sus biestables usan la misma señal de reloj
•  Los biestables son activos por el mismo flanco de reloj
(normalmente el de subida)
•  Los biestables usan una señal común de inicialización llamada
Reset

D Q D Q D Q

/Q /Q /Q

Clk
Reset

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 Circuitos síncronos: el ciclo de
reloj
l  Camino crítico:
•  Camino entre dos biestables cuyo retraso es el mayor de
todo el circuito
•  Camino más lento entre dos biestables, que determina la
máxima frecuencia de reloj a la que el circuito puede
funcionar

Clk
tClk > tpClk,Q + tcrítico + tsetup
tClk
fClk = 1 / tClk tpClk,Q tcrítico tsetup

Ej: tClk = 1ns → fClk = 1GHz

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 7. Cronogramas con biestables
l  Detector de flancos

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 Cronogramas con biestables
l  Contador

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 Bibliografía
l  “Circuitos y Sistemas Digitales”. J. E. García
Sánchez, D. G. Tomás, M. Martínez Iniesta. Ed.
Tebar-Flores
l  Electrónica Digital , L. Cuesta, E. Gil, F. Remiro,
McGraw-Hill
l  Fundamentos de Sistemas Digitales , T.L Floyd,
Prentice-Hall

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