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Presente las simulaciones y comentarios de los circuitos verificados en la parte

experimental.
(SIMULACION E PROTEUS)
COMENTARIOS:
 Cuando se transfieren datos digitales de un punto a otro dentro de un
sistema digital o cuando se transmiten códigos desde un sistema a otro,
se pueden producir errores.

 Estos errores se manifiestan mediante cambios indeseados en los bits


que conforman la información codificada; es decir, un 1 puede cambiar
a 0 o un 0 a 1, debido a un mal funcionamiento de los componentes o al
ruido eléctrico.

 En la mayoría de los sistemas digitales, la probabilidad de que haya un


bit erróneo es muy pequeña, y la de que haya más de uno es todavía
menor.

 En cualquier caso, cuando no se detecta un error, pueden originarse


serios problemas en un sistema digital.

Dada la función de 4 variables:


̅ + 𝑩𝑪 + 𝑪𝑫
𝑭(𝑨,𝑩,𝑪,𝑫) = 𝑨𝑩 + 𝑨𝑪𝑫
Obtenemos los Minterminos de la función con la ayuda del mapa de Karnaugh,
veamos:

FIGURA 1.1 Tabla de Karnaugh de la función 𝐹(𝐴,𝐵,𝐶,𝐷)

La función expresada en Minterminos será:

𝐹(𝐴,𝐵,𝐶,𝐷) = ∑ 𝑚(3, 5, 7, 10, 11, 12, 13, 14, 15)

Por ende, la función expresada en Maxtérminos será:

𝐹(𝐴,𝐵,𝐶,𝐷) = ∏ 𝑀(0, 1, 2, 4, 6, 8, 9)
Se pide:
a) Diseñar la función utilizando el decodificador 4 a 16 con salidas activas en
bajo (74LS154)

Implementación con el decodificador 74LS154 con salidas activas en bajo

En este tipo de dispositivo existe una función de activación (enable, EN), que se
implementa mediante una puerta NOR utilizada como negativa-AND. En las entradas
̅̅̅̅̅ y̅̅̅̅̅̅̅
de selección del chip, 𝐶𝑆1 𝐶𝑆2 , se requiere un nivel BAJO para obtener en la salida
de la puerta de activación (EN, enable) un nivel ALTO. La salida de la puerta de
activación se conecta a una entrada de cada puerta NAND del decodificador, por lo que
debe estar a nivel ALTO para que las puertas NAND se activen. Si la puerta de
activación no se activa mediante un nivel BAJO en ambas entradas, entonces las
dieciséis salidas (Y) del decodificador estarán a nivel ALTO independientemente del
estado de las cuatro variables de entrada A, B, C y D.

(𝐴 + 𝐵 + 𝐶 + 𝐷)
̅)
(𝐴 + 𝐵 + 𝐶 + 𝐷
(𝐴 + 𝐵 + 𝐶̅ + 𝐷)
(𝐴 + 𝐵 + 𝐶̅ + 𝐷
̅)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷
̅)
𝐷
(𝐴 + 𝐵̅ + 𝐶̅ + 𝐷)
𝐶 (𝐴 + 𝐵̅ + 𝐶̅ + 𝐷
̅)
𝐵 (𝐴̅ + 𝐵 + 𝐶 + 𝐷)
𝐴 (𝐴̅ + 𝐵 + 𝐶 + 𝐷
̅)
(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷)
(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷
̅)
(𝐴̅ + 𝐵̅ + 𝐶 + 𝐷)
(𝐴̅ + 𝐵̅ + 𝐶 + 𝐷
̅)
(𝐴̅ + 𝐵̅ + 𝐶̅ + 𝐷)
(𝐴̅ + 𝐵̅ + 𝐶̅ + 𝐷
̅)

FIGURA 1.2. Decodificador 74LS154 como generador de Maxtérminos.

En la implementación, tenemos:
𝐹(𝐴,𝐵,𝐶,𝐷) = ∏ 𝑀(0, 1, 2, 4, 6, 8, 9)
= (𝐴 + 𝐵 + 𝐶 + 𝐷)(𝐴 + 𝐵 + 𝐶 + 𝐷 ̅ )(𝐴 + 𝐵 + 𝐶̅ + 𝐷)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷)(𝐴 + 𝐵̅ + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷
̅)
𝐹(𝐴,𝐵,𝐶,𝐷)
𝐷
𝐶
𝐵
𝐴

FIGURA 1.3. Implementación de la función 𝐹(𝐴,𝐵,𝐶,𝐷)

b) Diseñar la función utilizando un multiplexor comercial y puertas lógicas


adicionales.

 Implementación con el multiplexor de 8 a 1 (74LS151).

En la Figura 1.4, si EN esta en estado bajo y un código binario de tres bits en las
entradas de selección de datos (S) va a permitir que los datos de la entrada seleccionada
pasen a la salida de datos. Sea 𝐷 = 𝑆0 , 𝐶 = 𝑆1 𝑦 𝐵 = 𝑆2 . Si aplicamos un 0 binario
(𝐵 = 0, 𝐶 = 0 𝑦 𝐷 = 0) a las líneas de selección de datos, los datos de la entrada 𝐷0
aparecerán en la línea de datos de salida. Si aplicamos un 1 binario ( 𝐵 = 0, 𝐶 =
0 𝑦 𝐷 = 1), los datos de la entrada 𝐷1 aparecerán en la salida de datos. Si se aplica un
2 binario ( 𝐵 = 0, 𝐶 = 1 𝑦 𝐷 = 0 ), obtendremos en la salida los datos de 𝐷2 . Si
aplicamos un 3 binario (𝐵 = 0, 𝐶 = 1 𝑦 𝐷 = 1), los datos de 𝐷3 serán conmutados a la
línea de salida. Así sucesivamente hasta obtener el binario 7 (𝐵 = 1, 𝐶 = 1 𝑦 𝐷 = 1),
obtendremos en la salida los datos de 𝐷7 .El resumen del funcionamiento se puede ver
en la Tabla 1.1.
FIGURA 1.4 Símbolo lógico para el multiplexor/selector de datos de 8 entradas 74LS151.

ENTRADA DE SELECCIÓN ENTRADA


DE DATOS SELECCIONADA
𝐵 𝐶 𝐷 𝑌 𝑌̅
0 0 0 𝐷0 ̅̅̅
𝐷0
0 0 1 𝐷1 ̅̅̅
𝐷1
0 1 0 𝐷2 ̅̅̅
𝐷2
0 1 1 𝐷3 ̅̅̅
𝐷3
1 0 0 𝐷4 ̅̅̅
𝐷4
1 0 1 𝐷5 ̅̅̅
𝐷5
1 1 0 𝐷6 ̅̅̅
𝐷6
1 1 1 𝐷7 ̅̅̅
𝐷7
̅̅̅̅̅̅̅̅̅̅̅̅ en estado bajo).
TABLA 1.1 Selección de datos de un multiplexor de 8 entradas 74LS151. (𝐸𝑁𝐴𝐵𝐿𝐸

Ahora veamos la circuitería lógica necesaria para implementar esta operación de


multiplexación. La salida de datos es igual al estado de la entrada de datos seleccionada.
Por tanto, podemos deducir una expresión lógica para la salida en función de las entradas
de datos y de las entradas de selección.

La salida de datos es igual a 𝐷0 = 𝐼0 solo si 𝐵 = 0, 𝐶 = 0 𝑦 𝐷 = 0 ∶ 𝑌 = 𝐵̅ 𝐶̅ 𝐷 ̅ 𝐼0


La salida de datos es igual a 𝐷1 = 𝐼1 solo si 𝐵 = 0, 𝐶 = 0 𝑦 𝐷 = 1 ∶ 𝑌 = 𝐵̅ 𝐶̅ 𝐷𝐼0
La salida de datos es igual a 𝐷2 = 𝐼2 solo si 𝐵 = 0, 𝐶 = 1 𝑦 𝐷 = 0 ∶ 𝑌 = 𝐵̅ 𝐶𝐷 ̅ 𝐼2
La salida de datos es igual a 𝐷3 = 𝐼3 solo si 𝐵 = 0, ̅
𝐶 = 1 𝑦 𝐷 = 1 ∶ 𝑌 = 𝐵 𝐶𝐷𝐼3
La salida de datos es igual a 𝐷4 = 𝐼4 solo si 𝐵 = 1, 𝐶 = 0 𝑦 𝐷 = 0 ∶ 𝑌 = 𝐵𝐶̅ 𝐷 ̅ 𝐼4
La salida de datos es igual a 𝐷5 = 𝐼5 solo si 𝐵 = 1, 𝐶 = 0 𝑦 𝐷 = 1 ∶ 𝑌 = 𝐵𝐶 𝐷𝐼5̅
La salida de datos es igual a 𝐷6 = 𝐼6 solo si 𝐵 = 1, 𝐶 = 1 𝑦 𝐷 = 0 ∶ 𝑌 = 𝐵𝐶𝐷 ̅ 𝐼6
La salida de datos es igual a 𝐷7 = 𝐼7 solo si 𝐵 = 1, 𝐶 = 1 𝑦 𝐷 = 1 ∶ 𝑌 = 𝐵𝐶𝐷𝐼7

Si se aplica la operación OR a estos términos, la expresión total para la salida de datos


es:
𝑌 = 𝐵̅ 𝐶̅ 𝐷
̅ 𝐼0 + 𝐵̅ 𝐶̅ 𝐷𝐼1 + 𝐵̅ 𝐶𝐷
̅ 𝐼2 + 𝐵̅ 𝐶𝐷𝐼3 + 𝐵𝐶̅ 𝐷
̅ 𝐼4 + 𝐵𝐶̅ 𝐷𝐼5 + 𝐵𝐶𝐷
̅ 𝐼6 + 𝐵𝐶𝐷𝐼7
De la función:
𝐹(𝐴,𝐵,𝐶,𝐷) = ∑ 𝑚(3, 5, 7, 10, 11, 12, 13, 14, 15)
= 𝐴̅𝐵̅ 𝐶𝐷 + 𝐴̅𝐵𝐶̅ 𝐷 + 𝐴̅𝐵𝐶𝐷 + 𝐴𝐵̅ 𝐶𝐷̅ + 𝐴𝐵̅ 𝐶𝐷 + 𝐴𝐵𝐶̅ 𝐷
̅ + 𝐴𝐵𝐶̅ 𝐷
+ 𝐴𝐵𝐶𝐷 ̅ + 𝐴𝐵𝐶𝐷

Hacemos 𝐹(𝐴,𝐵,𝐶,𝐷) = 𝑌

𝑰𝟎 =𝟎
𝑰𝟏 ̅+𝑨=𝟏
=𝑨
𝑰𝟐 =𝑨
𝑰𝟑 =𝑨
𝑰𝟒 =𝑨
𝑰𝟓 ̅+𝑨=𝟏
=𝑨
𝑰𝟔 =𝑨
𝑰𝟕 ̅+𝑨=𝟏
=𝑨

𝐴 𝐵 𝐶 𝐷 𝑉𝐶𝐶

𝐹(𝐴,𝐵,𝐶,𝐷)

FIGURA 1.5 Implementación de la función 𝐹(𝐴,𝐵,𝐶,𝐷) con mux de 8 a 1 74LS151.


Explique el funcionamiento del circuito multiplexor mostrado en la figura.
Presente la simulación del funcionamiento con un mux comercial.

1. Presente una aplicación de un multiplexor y de un demultiplexor.

CONCLUSIONES

BIBLIOGRAFIA

 Fundamentos de sistemas Digitales – Floyd – 9na Edición


ENLACES

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