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experimental.
(SIMULACION E PROTEUS)
COMENTARIOS:
Cuando se transfieren datos digitales de un punto a otro dentro de un
sistema digital o cuando se transmiten códigos desde un sistema a otro,
se pueden producir errores.
𝐹(𝐴,𝐵,𝐶,𝐷) = ∏ 𝑀(0, 1, 2, 4, 6, 8, 9)
Se pide:
a) Diseñar la función utilizando el decodificador 4 a 16 con salidas activas en
bajo (74LS154)
En este tipo de dispositivo existe una función de activación (enable, EN), que se
implementa mediante una puerta NOR utilizada como negativa-AND. En las entradas
̅̅̅̅̅ y̅̅̅̅̅̅̅
de selección del chip, 𝐶𝑆1 𝐶𝑆2 , se requiere un nivel BAJO para obtener en la salida
de la puerta de activación (EN, enable) un nivel ALTO. La salida de la puerta de
activación se conecta a una entrada de cada puerta NAND del decodificador, por lo que
debe estar a nivel ALTO para que las puertas NAND se activen. Si la puerta de
activación no se activa mediante un nivel BAJO en ambas entradas, entonces las
dieciséis salidas (Y) del decodificador estarán a nivel ALTO independientemente del
estado de las cuatro variables de entrada A, B, C y D.
(𝐴 + 𝐵 + 𝐶 + 𝐷)
̅)
(𝐴 + 𝐵 + 𝐶 + 𝐷
(𝐴 + 𝐵 + 𝐶̅ + 𝐷)
(𝐴 + 𝐵 + 𝐶̅ + 𝐷
̅)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷
̅)
𝐷
(𝐴 + 𝐵̅ + 𝐶̅ + 𝐷)
𝐶 (𝐴 + 𝐵̅ + 𝐶̅ + 𝐷
̅)
𝐵 (𝐴̅ + 𝐵 + 𝐶 + 𝐷)
𝐴 (𝐴̅ + 𝐵 + 𝐶 + 𝐷
̅)
(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷)
(𝐴̅ + 𝐵 + 𝐶̅ + 𝐷
̅)
(𝐴̅ + 𝐵̅ + 𝐶 + 𝐷)
(𝐴̅ + 𝐵̅ + 𝐶 + 𝐷
̅)
(𝐴̅ + 𝐵̅ + 𝐶̅ + 𝐷)
(𝐴̅ + 𝐵̅ + 𝐶̅ + 𝐷
̅)
En la implementación, tenemos:
𝐹(𝐴,𝐵,𝐶,𝐷) = ∏ 𝑀(0, 1, 2, 4, 6, 8, 9)
= (𝐴 + 𝐵 + 𝐶 + 𝐷)(𝐴 + 𝐵 + 𝐶 + 𝐷 ̅ )(𝐴 + 𝐵 + 𝐶̅ + 𝐷)
(𝐴 + 𝐵̅ + 𝐶 + 𝐷)(𝐴 + 𝐵̅ + 𝐶̅ + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷)(𝐴̅ + 𝐵 + 𝐶 + 𝐷
̅)
𝐹(𝐴,𝐵,𝐶,𝐷)
𝐷
𝐶
𝐵
𝐴
En la Figura 1.4, si EN esta en estado bajo y un código binario de tres bits en las
entradas de selección de datos (S) va a permitir que los datos de la entrada seleccionada
pasen a la salida de datos. Sea 𝐷 = 𝑆0 , 𝐶 = 𝑆1 𝑦 𝐵 = 𝑆2 . Si aplicamos un 0 binario
(𝐵 = 0, 𝐶 = 0 𝑦 𝐷 = 0) a las líneas de selección de datos, los datos de la entrada 𝐷0
aparecerán en la línea de datos de salida. Si aplicamos un 1 binario ( 𝐵 = 0, 𝐶 =
0 𝑦 𝐷 = 1), los datos de la entrada 𝐷1 aparecerán en la salida de datos. Si se aplica un
2 binario ( 𝐵 = 0, 𝐶 = 1 𝑦 𝐷 = 0 ), obtendremos en la salida los datos de 𝐷2 . Si
aplicamos un 3 binario (𝐵 = 0, 𝐶 = 1 𝑦 𝐷 = 1), los datos de 𝐷3 serán conmutados a la
línea de salida. Así sucesivamente hasta obtener el binario 7 (𝐵 = 1, 𝐶 = 1 𝑦 𝐷 = 1),
obtendremos en la salida los datos de 𝐷7 .El resumen del funcionamiento se puede ver
en la Tabla 1.1.
FIGURA 1.4 Símbolo lógico para el multiplexor/selector de datos de 8 entradas 74LS151.
Hacemos 𝐹(𝐴,𝐵,𝐶,𝐷) = 𝑌
𝑰𝟎 =𝟎
𝑰𝟏 ̅+𝑨=𝟏
=𝑨
𝑰𝟐 =𝑨
𝑰𝟑 =𝑨
𝑰𝟒 =𝑨
𝑰𝟓 ̅+𝑨=𝟏
=𝑨
𝑰𝟔 =𝑨
𝑰𝟕 ̅+𝑨=𝟏
=𝑨
𝐴 𝐵 𝐶 𝐷 𝑉𝐶𝐶
𝐹(𝐴,𝐵,𝐶,𝐷)
CONCLUSIONES
BIBLIOGRAFIA