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FORMATO DE INFORME DE PRÁCTICA DE LABORATORIO / TALLERES / CENTROS

DE SIMULACIÓN – PARA ESTUDIANTES

CARRERA: ING.ELECTRÓNICA ASIGNATURA: CIRCUITOS DIGITALES AVANZADOS


ESTUDIANTE: JONATHAN PINTADO
NRO. PRÁCTICA: 1 TÍTULO PRÁCTICA: CIRCUITO COMBINACIONAL EN VIVADO
OBJETIVO ALCANZADO:
Se determinó el correcto uso del software vivado en donde comprendimos el uso de las restircciones códigos que se presentan en las
simulaciones de los FPGA al momento de la implementación.

ACTIVIDADES DESARROLLADAS
1. Iniciamos Vivado y creamos un proyecto dirigido al XC7a100ticsg324-1L son dispositivos que estan
utilizando el Verilog HDL. Utilice la lab1.v proporcionado Archivos lab.xdc del directorio de sources.

1.1. Abrimos Vivado seleccionando Inicio> Todos los programas> Herramientas de diseño de Xilinx> Vivado
2018.2> Vivado 2018.2.

1.2. Hacemos clic en crear Nuevo proyecto para iniciar el asistente. Veremos el cuadro de dialogo Crear u Nuevo proyecto en
vivado.

1.3. Hacemos clic en el botón Examinar del campo Ubicación del proyecto del formulario Nuevo proyecto, nos vamos a c: \ xup \
digital, y hacemos clic en Seleccionar.

1.4. Introduzca el tutorial en el campo Nombre del proyecto. Asegúrese de que el cuadro Crear subdirectorio del proyecto es
comprobado. Haga clic en Siguiente.

Imagen 1. Nombre del proyecto y entrada de ubicación

1.5. Seleccionamos la opción Proyecto RTL en el formulario Tipo de proyecto y hacemos clic en Siguiente.
1.6. Seleccione Verilog como el idioma de destino y el idioma del simulador en el formulario Añadir fuentes.
1.7. Hacemos clic en el botón Agregar archivos, nos vamos al directorio c: \ xup \ digital \ sources \ lab1, seleccionamos lab1.v,
hagemos clic en Abrir, y luego hagemos clic en siguiente.
1.8. Hacemos clic en siguiente para acceder al formulario Agregar restricciones.
1.9. Hacemos clic en siguiente si la entrada ya se completa automáticamente; de lo contrario, haga clic en el botón Agregar
archivos nos vaya al directorio c: \ xup \ digital \ sources \ lab1 y seleccione nexys4_ddr.xdc, y hacemos clic en abrir.
Imagen 2. Archivo denominado lab1

Imagen 3. Restriccion nexys4_ddr.xdc

1.10. En el formulario Pieza predeterminada, usando la opción Piezas y varios campos desplegables de la sección Filtro,
seleccionamos la parte XC7A100TCSG324-1 y hacemos clic en siguiente.

Imagen 4. Parte de selección

1.11. Haga clic en Finalizar para crear el proyecto Vivado.


2. Simulacion de diseño mediante el software de vivado

En el navegador de flujo quese encuentra en el software de vivado hacemos clic en run simulation y nos abrira una pestaña mas y luego
hacemos clic en Run Behavioral Simulation

Imagen 5. Simulacion Run Behavioral Simulation

Una vez ejecutado el programa nos abrira los resultados del vivado en donde puede obtener codigos de restricciones como es el siguiente:

Imagen 6. Códgo de restricciones

Dado de estos resultados obtenemos en el sistemas variables de tiempo:

Imagen 7. Variables de Tiempo


RESULTADO(S) OBTENIDO(S):

Vivado® Design Suite, es la herramienta IDE de Xilinx para la serie 7 de FPGA y SoC que incluye las familias Artix, Zynq, Virtex y Kintex
y las nuevas generaciones de embebidos por desarrollar. Vivado nos permitio el desarrollo de soluciones usando técnicas de diseño basadas
en RTL (Register Transfer Level) y con diseños HL (High Level).

CONCLUSIONES:

La herramienta de software Vivado se puede utilizar para realizar un flujo de diseño completo. El proyecto fue creado usando los archivos
fuente suministrados (modelo HDL y archivo de restricción del usuario). Se realizó una simulación de comportamiento para verificar.
La funcionalidad del modelo. El modelo luego se sintetizó, implementó y se generó un flujo de bits.
La simulación de tiempo se ejecutó en el diseño implementado utilizando el mismo banco de pruebas. La funcionalidad
Se verificó en hardware utilizando el flujo de bits generado.

RECOMENDACIONES:

En las practicas que vayamos a realizar en el software de vivado debemos tener en cuenta las restircciones del programa que se presenta al
momento de la simulación.