// DSCH 2.

6c
// 29/05/2016 1:17:05
// E:\LABORATORIOS\Microelectronica\LAB3\PROB1\Multiplicador4-2 (Ca2).sch

module Multiplicador4-2 (Ca2)( A3,A2,A1,A0,B1,B0,S3,S0,

S4,S2,S5,S1);
input A3,A2,A1,A0,B1,B0;
output S3,S0,S4,S2,S5,S1;
wire w35,w36,w37,w38,w39,w40,w41,w42;
wire w43,w44,w45,w46,w47,w48,w49,w50;
wire w51,w52,w53,w54,w55;
and #(23) and2(w19,B0,A2);
and #(23) and2(w22,B1,w21);
and #(23) and2(w23,B1,A3);
and #(23) and2(w25,B1,w24);
and #(23) and2(w3,B1,w26);
and #(23) and2(w29,w28,A3);
and #(23) and2(w2,B0,A1);
and #(16) and2(S0,B0,A0);
not #(10) inv(w28,B0);
not #(10) inv(w21,A2);
not #(10) inv(w24,A1);
not #(10) inv(w26,A0);
not #(17) inv(w34,A3);
not #(17) inv(w33,B1);
xor #(26) xor2_Su1(w35,w2,w3);
xor #(15) xor2_Su2(S1,w35,B1);
and #(15) and2_Su3(w36,B1,w35);
and #(15) and2_Su4(w37,w3,w2);
or #(22) or2_Su5(w6,w36,w37);
xor #(26) xor2_Su6(w38,w7,A3);
xor #(15) xor2_Su7(S3,w38,vss);
and #(15) and2_Su8(w39,vss,w38);
and #(15) and2_Su9(w40,A3,w7);
or #(22) or2_Su10(w9,w39,w40);
xor #(26) xor2_Su11(w41,vdd,w10);
xor #(15) xor2_Su12(S5,w41,w11);
and #(15) and2_Su13(w42,w11,w41);
and #(15) and2_Su14(w43,w10,vdd);
or #(8) or2_Su15(w13,w42,w43);
xor #(26) xor2_Su16(w44,w29,w22);
xor #(22) xor2_Su17(w7,w44,w30);
and #(15) and2_Su18(w45,w30,w44);
and #(15) and2_Su19(w46,w22,w29);
or #(22) or2_Su20(w31,w45,w46);
xor #(26) xor2_Su21(w47,w19,w25);
xor #(15) xor2_Su22(S2,w47,w6);
and #(15) and2_Su23(w48,w6,w47);
and #(15) and2_Su24(w49,w25,w19);
or #(22) or2_Su25(w30,w48,w49);
xor #(26) xor2_Su26(w50,w32,w33);
xor #(15) xor2_Su27(S4,w50,w9);
and #(15) and2_Su28(w51,w9,w50);
and #(15) and2_Su29(w52,w33,w32);
or #(22) or2_Su30(w11,w51,w52);
xor #(26) xor2_Su31(w53,w34,w23);
xor #(22) xor2_Su32(w32,w53,w31);
and #(15) and2_Su33(w54,w31,w53);
and #(15) and2_Su34(w55,w23,w34);
 or #(22) or2_Su35(w10,w54,w55);
endmodule

// Simulation parameters in Verilog Format

always
#1000 A3=~A3;
#2000 A2=~A2;
#3000 A1=~A1;
#4000 A0=~A0;
#5000 B1=~B1;
#6000 B0=~B0;

// Simulation parameters
// A3 CLK 10 10
// A2 CLK 20 20
// A1 CLK 30 30
// A0 CLK 40 40
// B1 CLK 50 50
// B0 CLK 60 60