Practica 3: Implementación de un generador y detector de paridad par
Procedimiento:
La práctica se realizó de acuerdo a las instrucciones de la práctica.
1. Primero se abrió el programa Quartus Prime.
2. Se creó un nuevo proyecto. 3. Se definió donde se guardaría el proyecto y se le nombro. 4. Se selecciona en crear proyecto vacío. 5. Se realiza la configuración del Hardware de la tarjeta FPGA.
6. Ahora se crea un archivo VHDL.
7. Y se creó el siguiente código para el generador de paridad el cual consta de hacer par a los números impares mediante la asignación de un uno al bit de mayor peso el cual es indicado con un led, atraves de compuertas XOR: 8. Para el detector de paridad se utilizo el siguiente diagrama el cual nos detecta si es par o no un numero, es decir que si hay error encendera el led y si no se mantiene apagado: 9. Después de escribir el código se compilo y se asignaron los pines.
10. Después de asignar los pines se procedió a cargar el programa a la tarjeta.
Conclusión.
La practica en general tubo su grado de dificultad al poder razonar su funcionamiento logico
y despues de entender todo se facilita solo es cuestion de saber los codigos para poder creal el codigo VHDL.