Nombres : Diego Choque Centón

: Julio Terán Trujillo

Curso : Circuitos Digitales II

Docente : Ing. María Elena Vildozo Zambrano

Facultad : Ing. Electrónica

Tema : Registros

Fecha :6/04/2017
 Registros

TIMER 555

El temporizador IC 555 es un circuito integrado (chip) que se utiliza en la generación de

temporizadores, pulsos y oscilaciones. El 555 puede ser utilizado para proporcionar retardos de
tiempo, como un oscilador, y como un circuito integrado flip flop. Sus derivados proporcionan
hasta cuatro circuitos de sincronización en un solo paquete.
Fue introducido en 1971 por Signetics, el 555 sigue siendo de uso generalizado debido a su
facilidad de uso, precio bajo y la estabilidad. Muchas empresas los fabrican en versión
de transistores bipolares y también en CMOS de baja potencia. A partir de 2003, se estimaba que
mil millones de unidades se fabricaban cada año. Este circuito suele ser utilizado para trabajos
sencillos como trabajos escolares, debido a su bajo costo y facilidad de trabajar con él.

Modo astable 555

En la Figura tenemos el circuito básico de la 555 en la configuración astable.

Este circuito puede generar señales de 0,01 Hz a 500 kHz, y los valores límite para los
componentes utilizados son:

La frecuencia de oscilación viene dada por:

𝑓 = 1,44 /[(𝑅1 + 2𝑅2) 𝐶]

Dónde:

f es la frecuencia en hercios

R1 y R2 son los valores de la resistencia en ohmios

C es la capacitancia en farads.

El tiempo en el que la salida permanece en el nivel alto está dado por:

𝑇ℎ = 0,693 𝑥 𝐶 (𝑅1 + 𝑅2)

El tiempo en el cual la salida permanece en el nivel bajo está dada por:

𝑇𝑙 = 0,693 𝑥 𝑅2 𝑥 𝐶

Tenga en cuenta que, en esta configuración, el ciclo activo no puede ser 50% en cualquier caso,
debido a que el de tiempo de carga del capacitor es siempre mayor que el tiempo de descarga.
Para obtener ciclos activos más pequeños son ámbitos en los que se cambian las trayectorias de
las corrientes de carga y descarga.

También es importante tener en cuenta que la carga y descarga del capacitor permite a la
obtención de una forma de onda de diente de sierra sobre este componente.

Esto es un punto del circuito en el que esta señal es de alta impedancia y por lo tanto no se puede
utilizar directamente para excitar cargas de potencia más altas.
Si se desea obtener ciclos de trabajo del 50%, se deben conectar dos diodos, tal como se muestra
en la siguiente figura:

Descripción y Símbolo del flip flop tipo D

Para comprender bien este tutorial se recomienda primero los siguientes artículos: Circuitos
combinacionales, Circuitos secuenciales y el Flip-flop o Biestable RS.

Nota: La diferencia entre el flip-flop D y el biestable D es que el flip-flop copia la

entrada D a la salida Q en el flanco del pulso de reloj, el biestable lo hace por
nivel.
El flip-flop tipo D es un elemento de memoria que puede
almacenar información en forma de un “1” o “0” lógicos. Este flip-flop tiene una
entrada D y dos salidas Q y Q. También tiene una entrada de reloj, que en este
caso, nos indica que es un FF disparado por el borde o flanco descendente (ver el
triángulo y la pequeñaesfera en la entrada en los diagramas inferiores). Si
el flip flop se disparara por el borde ascendente sólo aparecería el triángulo (no
hay la pequeña esfera).
El flip-flop tipo D adicionalmente tiene dos entradas asincrónicas que permiten
poner a la salida Q del flip-flop, una salida deseada sin importar la entrada D y el
estado del reloj. Estas entradas son:
 PRESET (poner) y
 CLEAR (Borrar).
Es importante notar que estas son entradas activas en nivel bajo (ver la bolita o
burbuja en la entrada). Ser activo en nivel bajo significa que:
 Para poner un “1” en la salida Q se debe poner un “0” en la entrada PRESET
 Para poner un “0” en la salida Q se debe poner un “0” en la entrada CLEAR
Modos de disparo del Flip Flop tipo D
Dependiendo del tipo de entrada de reloj se producirá un cambio diferente en
la salida. En los diagramas siguientes se muestran los diferentes tipos de entradas
de reloj del flip flop tipo D.
– En el caso del gráfico inferior habrá un cambio en el estado del flip-flop tipo
D (ver la salida Q) cuando en la entrada de reloj se detecte un nivel positivo.
Cuando en nivel del reloj es alto se lee la entrada del – (D) y se pone en la saluda
Q el mismo dato.

– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la

entrada de reloj se detecte un nivel negativo. Ver la pequeña bolita o burbuja.
Cuando en nivel del reloj es alto se lee la entrada del flip-flop (D) y se pone en la
saluda Q el mismo dato.

– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la

entrada de reloj se detecte un nivel negativo. Ver la pequeña bolita o burbuja.
Cuando en nivel del reloj es alto se lee la entrada del flip-flop (D) y se pone en la
saluda Q el mismo dato.

– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la

entrada de reloj se detecte el momento en que el nivel pase de bajo a alto (flanco
ascendente o anterior). Ver el pequeño triángulo. Cuando en nivel del reloj cambia
de bajo a alto se lee la entrada del flip-flop (D) y se pone en la saluda Q el mismo
dato
– En este caso habrá un cambio en el estado del flip-flop tipo D cuando en la
entrada de reloj se detecte el momento en que el nivel pase de alto a bajo (flanco
descendente o posterior). Ver el pequeño triángulo y bolita o burbuja. Cuando en
nivel del reloj cambia de alto a bajo se lee la entrada del flip-flop (D) y se pone en
la saluda Q el mismo dato

Tabla de verdad del flip-flop tipo D

Diagrama temporal del flip-flop tipo D

flip flop tipo T

Biestable T (Toggle)

Símbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T cambia de

estado ("toggle" en inglés) cada vez que la entrada de sincronismo o de reloj se dispara mientras la
entrada T está a nivel alto. Si la entrada T está a nivel bajo, el biestable retiene el nivel previo.
Puede obtenerse al unir las entradas de control de un biestable JK, unión que se corresponde a la
entrada T.

La ecuación característica del biestable T que describe su comportamiento es:

Circuito a Nivel lógico :

74153:

Circuito a Nivel Integrado:

Timer:
74153:

7474:

Tablas de verdad:

74153:
 Simulación Memoria:

U1:A U1:B U2:A U2:B

10

10
4

4
2 5 12 9 2 5 12 9

S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q

R
1

13

13
U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE
7

9
U3 U4
1Y

2Y

1Y

2Y
74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15

Simulación Hacia la Derecha:

U1:A U1:B U2:A U2:B

10

10
4

2 5 12 9 2 5 12 9
S

D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q
R

R
1

13

13

U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE
7

U3 U4
1Y

2Y

1Y

2Y

74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15
 U1:A U1:B U2:A U2:B

10

10
4

4
2 5 12 9 2 5 12 9

S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q

R
1

13

13
U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE

9
U3 U4
1Y

2Y

1Y

2Y
74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15

Simulación Hacia la izquierda:

U1:A U1:B U2:A U2:B

10

10
4

2 5 12 9 2 5 12 9
S

D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q
R

R
1

13

13

U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE
7

U3 U4
1Y

2Y

1Y

2Y

74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15
 U1:A U1:B U2:A U2:B

10

10
4

4
2 5 12 9 2 5 12 9

S
D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q

R
1

13

13
U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE

9
1Y U3 U4

2Y

1Y

2Y
74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15

Simulación Paralelo:

U1:A U1:B U2:A U2:B

10

10
4

2 5 12 9 2 5 12 9
S

D Q D Q D Q D Q
3 11 3 11
CLK CLK CLK CLK
6 8 6 8
Q Q Q Q
R

R
1

13

13

U1:A(CLK) 7474 7474 7474 7474

R1 R2 R3 R4
330 330 330 330

D1 D2 D3 D4
LED-BLUE LED-BLUE LED-BLUE LED-BLUE
7

U3 U4
1Y

2Y

1Y

2Y

74153 74153
1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3

1X0
1X1
1X2
1X3

2X0
2X1
2X2
2X3
1E
2E

1E
2E
A
B

A
B
6
5
4
3

10
11
12
13

14
2
1
15

6
5
4
3

10
11
12
13

14
2
1
15
Tabla de Función del Circuito:

CONCLUSIONES:

Diego Choque Centón:

Julio Terán Trujillo: