Está en la página 1de 4

Arquitectura de Computadoras

Tarea 4

Fecha máxima de entrega: miércoles 14 de marzo de 2018, 10:00 pm

Formato de entrega: Digital, archivo PDF para inciso 1 y proyecto de Quartus en zip para inciso 2,
3 y 4.

1. Para la siguiente carta ASM, encuentre el contenido de la memoria utilizando el


direccionamiento implícito. En su archivo pdf incluya las cartas ASM con su respectiva
asignación binaria de los estados, asignación binaria de las entradas, así como el contenido
de la memoria.

2. Para la carta del punto anterior, haga su respectiva implementación en VHDL utilizando el
software de desarrollo Quartus. Simule su diseño para probar su funcionamiento.
3. Modifique el siguiente código VHDL para agregar una entrada llamada ENA de un bit y cuyo
comportamiento sea el siguiente: Cuando ENA = 1, la salida del registro es igual a alta
impedancia (por ejemplo, SALIDA <= “ZZ”), y cuando ENA = 0, la salida sea el valor interno
del registro. Es importante notar que mientras ENA = 1, el valor interno del registro se sigue
actualizando en cada flanco de subida, de tal forma que únicamente la salida se manda a
alta impedancia.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity registro is
Port ( RELOJ : in STD_LOGIC;
RESET : in STD_LOGIC;
ENTRADA : in STD_LOGIC_VECTOR(3 downto 0);
SALIDA : out STD_LOGIC_VECTOR(3 downto 0));
end registro;

architecture Behavioral of registro is


signal valor_interno : std_logic_vector (3 downto 0) := B"0000";
begin
process (RELOJ, RESET, ENTRADA)
begin
if RESET = '0' then
valor_interno <= B"0000";
elsif rising_edge (RELOJ) then
valor_interno <= ENTRADA;
end if;
end process;

process (valor_interno)
begin
SALIDA <= valor_interno;
end process;
end Behavioral;

El comportamiento esperado es como se muestra a continuación.


Respuesta esperada para el registro del inciso 3.
4. Codifique en VHDL el dispositivo que se describe en la siguiente tabla.

Entradas Salidas

Instrucción CC Selector PL MAP VECT

0 0 0 0 1 1 1

0 0 1 0 1 1 1

0 1 0 1 0 1 1

0 1 1 0 0 1 1

1 0 0 1 1 0 1

1 0 1 1 1 0 1

1 1 0 1 1 1 0

1 1 1 0 1 1 0