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Una Nueva Técnica para la Detección de Fallas en


Lazos de Amarre de Fase (PLL)

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Guillermo Espinosa Victor Champac


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Una Nueva Técnica para la Detección de Fallas
en Lazos de Amarre de Fase (PLL)
Wilbert V. Lara-Castillo, Guillermo Espinosa Flores-Verdad, Vı́ctor H. Champac
Instituto Nacional de Astrofı́sica óptica y Electrónica, Puebla, Pue. México.
Email: wvlara@susu.inaoep.mx

Resumen 1: Este trabajo presenta un método funcionales son consideradas costosas en terminos de
para la detección de fallas en lazos de amarre de tiempo de verificación, por lo tanto para solucionar
fase(PLL, por sus siglas en inglés); el cual consiste en este problema se han propuesto técnicas para conver-
verificar el rango de frecuencia de operación del PLL, tir al PLL a un circuito de lazo abierto [5].
mediante la caracterización de su Oscilador Controla- En este artı́culo se retoma la idea de convertir al
do por Voltaje (VCO) mientras el sistema se encuen- PLL a un sistema de control de lazo abierto, con este
tra en modo de prueba. Este método permite la detec- objetivo se tiene un control sobre el voltaje de entra-
ción de fallas de corto circuito y circuito abierto que da al VCO (Vc), esto permite la verificación del rango
son consideradas catastróficas para el funcionamiento de frecuencia de operación del PLL por medio de la
del PLL. caracterización de su VCO. Además sólo es necesario
introducir dos vectores de prueba a la entrada del de-
I. Introducción tector de fase, con el fin de establecer el voltaje de
control deseado en el filtro de lazo.
E L rápido avance en la industria electrónica ha si-
do gobernado por el continuo escalamiento de
los procesos de integración CMOS, por lo tanto, esto
El artı́culo esta organizado de la siguiente man-
era: en la sección II se describe el funcionamiento
ha habilitado la realización de circuitos de señales- del Circuito Bajo Prueba(CUT, por sus siglas en in-
mixtas, en donde los bloques digitales junto con glés), en especial del VCO. En la sección III se hace
la circuiterı́a analógica pueden ser integrados den- una breve descripción del modelo de falla utilizado
tro de un solo circuito. Estos circuitos de señales- en las simulaciones, ası́ como la implementación de
mixtas proveen una mejor eficiencia en la confiabili- la técnica propuesta. Los resultados obtenidos de las
dad y flexibilidad de los sistemas. Sin embargo, para simulaciones para el VCO libre de fallas, ası́ como
aprovechar estas bondades, es necesario contar con cuando se han introducido fallas son descritos en la
métodos adecuados para la prueba de estos circuitos sección IV, también se hace mención de la limitación
integrados. de la técnica propuesta. Finalmente, en la sección V
Es bien sabido que el costo para un alto volumen se presentan las conclusiones de este trabajo.
de producción de CIs en modo-mixto esta escencial- II. El PLL como vehı́culo de Prueba
mente dominado por el tipo, tiempo y equipo de prue-
ba. Debido a ello, es de vital importancia reducir el La función que desempeña un PLL es sincronizar
número de vectores de prueba para reducir el costo su señal de salida con una señal de referencia a la
de la verificación de un CI. entrada. La señal de salida tiene la misma frecuencia
El PLL se ha convertido en un bloque fundamental que la señal de referencia y también una diferencia
para los sistemas electrónicos modernos, por ejemplo; de fase constante [6]. La arquitectura de un PLL es
desarrolla funciones tales como: manejo de reloj [1], mostrada en la figura 1.
sintetizar frecuencia [2], [3], etc. Tradicionalmente, Vref
Detector Ve Bomba Filtro Vc Vout
las técnicas utilizadas a nivel industrial para la detec- Vrt
de
Fase
de
Carga
de
Lazo
VCO

ción de fallas en PLL están basadas en pruebas fun-


cionales [4]. Las pruebas del tiempo de amarre, rango
de frecuencia de captura y frecuencia de amarre son
Fig. 1. Diagrama a Bloques de un PLL
algunos de los parámetros utilizados por la técnica
antes mencionada.
El PLL compara la señal de referencia, Vref , con
Por la naturaleza del PLL, como un sistema de con-
la salida del VCO, Vrt . Se obtiene una señal de error,
trol retroalimentado, y a las grandes constantes de
Ve , el cual es proporcional a la diferencia de fase de la
tiempo que pertenecen al filtro de lazo, las pruebas
señal de referencia y la señal de salida del VCO. Este
Wilbert Vladimir Lara Castillo agradece a CONACyT por error es filtrado para generar el voltaje de control
el apoyo otorgado para la realización de este trabajo. para el VCO, Vc .
A. Oscilador Controlado por Voltaje (VCO) cada transistor MOS en el VCO, se considerarón las
siguientes fallas:
El oscilador controlado por voltaje (VCO) es un os-
cilador de tipo anillo de 13 etapas [7],[8]. El diagrama Corto circuito entre compuerta y drenaje.
esquemático es mostrado en la figura 2. Corto circuito entre compuerta y fuente.
Corto circuito entre VDD ó Vss y algúna terminal
Mcp0 Mcp1 Mcp2 Mcp3 Mcp4 Mcp5 Mcp6 Mcp7 Mcp8 Mcp9 Mcp10 Mcp11 Mcp12 Mcp13
del transistor MOS.
Mp1 Mp2 Mp3 Mp4 Mp5 Mp6 Mp7 Mp8 Mp9 Mp10 Mp11 Mp12 Mp13
Circuito abierto en drenajes.
Mn1 Mn2 Mn3 Mn4 Mn5 Mn6 Mn7 Mn8 Mn9 Mn10 Mn11 Mn12
Mn13
Circuito abierto en fuentes.
Vctrl Mcn0 Mcn1 Mcn2 Mcn3 Mcn4 Mcn5 Mcn6 Mcn7 Mcn8 Mcn9 Mcn10 Mcn11 Mcn12 Mcn13
El corto circuito y circuito abierto, fuerón mode-
lados por una resistencia que toma valores desde 1Ω
hasta 50kΩ y desde 1Ω hasta 500kΩ respectivamente.
Fig. 2. Esquemático del VCO Con este modelo de fallas, se simularón un conjunto
de 27 fallas de corto circuito y 12 fallas de circuito
El VCO tiene una frecuencia central de 100Mhz abierto. Se asume la ocurrencia de una falla a la vez,
(para un voltaje de dc a la entrada de 1.5V) y una además las fallas que son estructuralmente similares
ganancia de 120Mhz/V sobre un rango lineal de 1V se descartan.
a 2V como voltaje de entrada. Este circuito fue real-
izado con una tecnilogı́a de AMS de 0,35µ. IV. Resultados

III. Técnica Propuesta Las simulaciones se realizarón bajo el programa


Hspice, utilizando el modelo BSIM3v3 para el tran-
En modo de prueba, el PLL se convierte a un sis- sistor MOS, y nivel 49. Los resultados obtenidos en
tema de lazo abierto, esto se lleva a cabo por medio de la simulación son mostrados a continuación:
la activación de un interruptor, el cual se encuentra
ubicado a la salida del divisor de frecuencia. Dicha A. Fallas de Corto Circuito en el VCO
salida es totalmente digital, por lo tanto la inclusión
del interruptor no penaliza el rendimiento del PLL. En la figura 4, se muestra la caracterización del
El diagrama esquemático es mostrado en la figura 3. VCO, la cual se lleva a cabo por medio de un ba-
rrido en el voltaje de control. Dicha caracterización
muestra que el voltaje óptimo,Vv , para realizar la
verificación del VCO es de 3V.
Detector U
de Filtro VCO fout 200

Fase D Linealidad del VCO sin falla


Buffer 180 Lin. del VCO con falla de 1 Ohm
Lin. del VCO con falla de 50K Ohm3

160

Vectores de 140
Prueba a la
entrada 1/N
Mhz

120
Frecuencia

100
Fig. 3. PLL en Modo de Prueba
80

Ahora bien, teniendo al PLL como un sistema de 60

lazo abierto, se tiene la capacidad de manipular las 40

señales de entrada del detector de fase; como resulta- 20

do se puede verificar el rango de frecuencias del PLL


0
por medio de la caracterización de su VCO. Para re- 0.5 1 1.5
Voltaje de Control
2
Vc
2.5 3

alizar dicha caracterización, es necesario que los vec-


tores de prueba a la entrada del detector de fase, Fig. 4. Fallas de Corto Circuito en el VCO
mantengan una diferencia de fase constante, de man-
era que la diferencia proporcione el voltaje de control Las fallas con un rango de valores desde 1Ω hasta
deseado. Para realizar la medición de la frecuencia del 35kΩ, producen que el VCO no oscile, por lo tanto
VCO, es necesario transladar esta señal a una salida son consideradas catastróficas. Sin embargo, la falla
primaria, esto es realizado por medio de un amplifi- con valor de 50kΩ, producen una variación muy poco
cador de ganancia unitaria(Buffer, por su nombre en significativa de la frecuancia central del VCO, como
inglés). es mostrado en la figura 4. Por consecuencia la técnica
La cobertura de fallas para el VCO fue investiga- propuesta esta limitada para la detección de la falla
da bajo un modelo de falla a nivel transistor. Para antes mencionada.
B. Fallas de Circuito Abierto en el VCO La figura 7, muestra la forma de onda de la frecuen-
En la figura 5, se muestra la caracterización del cia a la salida de VCO en presencia de una falla de
VCO, en la cual se observa que el voltaje óptimo, Vv , 500kΩ. En la cual se nota, una degradación bastante
para realizar la verificación, también es de 3V, esto considerable en la forma de onda de la frecuencia,
es muy importante, ya que solo se necesita una sola además se encuentra una desviación de la frecuencia
combinación de los vectores de entrada al detector de aproximadamente 90MHz respecto de la frecuen-
de fase para realizar la verificación. Lo anterior se cia central del VCO sin falla.
traduce en una reducción del costo para la realización
de la prueba en un PLL.
3.2

200 3

2.8
180 Linealidad del VCO sin falla
Lin. del VCO con falla a 500KOhm
Lin. del VCO con falla a 500KOhm 2.6

160 Lin. del VCO con falla a 500KOhm


Lin. del VCO con falla a 1 Ohm 2.4

140 2.2

2
Mhz

120
1.8
Frecuencia

100

Voltages (lin)
1.6

80 1.4

1.2
60
1

40
800m

600m
20

400m

0
0.5 1 1.5 2 2.5 3 200m
Voltaje de Control Vc
0

Fig. 5. Fallas de Circuito Abierto en el VCO -200m

-400m

0 20n 40n 60n

Las fallas con valor de 500kΩ, son consideradas


Time (lin) (TIME)

catastróficas para el funcionamiento del VCO, debido


a que estas causan una variación bastante notable
Fig. 7. Frecuencia a la Salida del VCO con Falla de 500kΩ
de la frecuencia de oscilación del circuito. Como es
mostrado el la figura 5, las fallas con valor de 1Ω,
son difı́ciles de ser detectadas, por lo tanto la técnica Se ralizó un análisis estadı́stico tal como Monte
propuesta esta limitada para detectar dichas fallas. Carlo, tomando en cuenta las fallas de Corto Circuito
El comportamiento del VCO sin falla y con falla es y Circuito Abierto, las cuales fuerón consideradas
mostrado en las figuras 6 y 7 respectivamente. difı́ciles de detectar. Como resultado, dichas fallas
presentan una variación en la frecuencia del VCO,
que se encuentran dentro del rango permitido por
las variaciones en el proceso de fabricación. Es decir,
3
tales fallas se consideran irrelevantes, debido a que el
2.8
circuito funciona dentro del rango de especificaciones
2.6
del diseño.
2.4

2.2 V. Conclusión
Una nueva ténica fue propuesta para la detección
2

1.8

de fallas catastróficas en PLL, la cual esta basada en


Voltages (lin)

1.6

1.4
la caracterización del rango de frecuencias del VCO,
1.2 dicha caracterización fue realizada por el hecho de
1
convertir al PLL en un sistema de lazo abierto, esto
800m
permitió eliminar los grandes tiempos de prueba a los
600m
cuales el PLL es objeto. Por otro lado, para reducir
aún más el costo de verificación, sólo fue necesario
400m

200m

0 aplicar una combinación de los vectores de prueba,


para obtener el punto óptimo de verificación.
0 20n 40n 60n
Time (lin) (TIME)
La técnica presentada, permite detectar fallas de
corto circuito y circuito abierto, dichas fallas varian
de 1Ω hasta 35kΩ y 500kΩ hasta 50kΩ respectiva-
Fig. 6. Frecuencia a la Salida del VCO Sin Falla mente.
References
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pll clock generator with 5 to 110 mhz of lock range for
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for mobile communication application,” IEEE Journal Of
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