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UNIVERSIDAD VERACRUZANA.

FACULTAD DE INGENIERIA EN ELECTRÓNICA Y COMUNICACIONES.


CAMPUS POZA RICA – TUXPAN.

Nombre del alumno: Josafat Reyes García.

Experiencia educativa: Procesamiento digital de señales.

Tema: Teorema de muestreo (digitalización.).

Numero de tarea: 01.

Docente: Dr. Luis Javier Morales Mendoza.

Fecha de entrega: martes 31 de agosto del 2010.


Procesamiento digital de señales. 2

ESTADO DEL ARTE.

Tanto los convertidores analógicos digitales, como los convertidores digitales analogico,
son hoy en día, parte fundamental en cualquier moderno SOC (system-on-chip) para
aplicaciones en comunicaciones, aplicaciones informáticas o aplicaciones con sistemas de
sensores. En el mundo de la tecnología electrónica, los grandes centros de investigación del
planeta está ahora mismo investigando formas de conseguir convertidores A/D y D/A a
mucha velocidad y como no, que tenga un bajo consumo.
Para ello están empleando tanto tecnologías CMOS de silicio como tecnologías BiCMOS.

En los últimos tres años, algunos de los avances más significativos en cuanto al diseño de
convertidores A/D han sido los siguientes:

 El primer 6-bit CMOS ADC con ancho de banda de entrada por encima de 1Ghz.
 Track and hold de 11 bits y con una frecuencia de funcionamiento de 1Gsps.
 DAC de 12 bits a 1Gsps.

Actualmente las principales líneas de investigación y diseño de los principales centros de


investigación tecnológica electrónica y en lo que a convertidores se refieren, son:

 Convertidores A/D de 6 bits a 2 Gsps en tecnologías cmos.


 Convertidores A/D de 10 bits a 1 Gsps con SiGe en tecnología BiCMOS.
 Convertidores D/A de 12 bits para sintonizadores de frecuencia digital direca.

La consecución de estos diseños, abrirá totalmente nuevas direcciones futuras para la


mejora de los SOC¨s. grandes empresas electrónicas como son Analog Devices, Texas
Instruments, and Rockwell Scientific Corporation están apostando fuertemente por la
investigación en el campo de convertidores A/D y D/A.

Figura 1. Estado del arte en convertidores.

En la figura podemos ver el estado del arte actual en lo que al diseño de convertidores se
refiere. Como se muestra en la grafica, el diseño de un convertidor basado en un esquema
clásico y que trabaje a 300 0 500 Mhz es fácilmente realizable en una tecnología de
0,35µm.

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Procesamiento digital de señales. 3

CONVERSION ANALOGICO-DIGITAL Y DIGITAL-ANALOGICO.

Representación de una señal digital y una analógica.

En la representación analógica una cantidad se representa mediante un indicador


proporcional que varía en forma continua. Un ejemplo es el velocímetro de los
automóviles clásicos de la década de 1960 y 1970. La deflexión de la aguja es proporcional
a la velocidad del automóvil y sigue cualquier cambio que se produzca a medida que el
vehículo aumente o disminuya su velocidad. En este ejemplo la cantidad física se acopla a
un indicador a través de un medio mecánico solamente. En los sistemas analógicos
eléctricos, la cantidad eléctrica que se mide o se procesa se convierte en un voltaje o
corriente con fines de visualización, procesamiento o control.
Las cantidades analógicas como la mencionada anteriormente, tienen una importante
característica: sin importar como se representen: pueden variar a través de un intervalo
continuo de valores.
En la representación digital, las cantidades no se representan mediante indicadores que
varían en forma continua, sino mediante dígitos llamados bits. Como es sabido, la hora del
día cambia en forma continua pero la lectura del reloj digital no cambia as í, sino que
cambia en intervalos de uno por minuto (o por segundo). En otras palabras, esta
representación digital de la hora del día cambia en incrementos discretos, en comparación
con la representación de la hora que proporciona un reloj de pared operando mediante
corriente alterna analógica, en donde la lectura de la caratula cambia en forma continua.
Así, la principal diferencia entre las cantidades analógicas y digitales puede plantearse de la
siguiente manera:
Analógica = continua.

Digital = discreta (paso por paso)

En esencia, telecomunicaciones electrónicas son la transmisión, recepción y procesamiento


de información usando circuitos electrónicos.

Figura 2. Sistema de comunicación a bloques.

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Procesamiento digital de señales. 4

Como se muestra en la figura 2, un sistema de comunicaciones electrónicas consiste de tres


secciones primarias: un transmisor, un medio de transmisión y un receptor. El transmisor
convierte la información original de la fuente a una forma más adecuada para la
transmisión, el medio de transmisión proporciona un medio de conexión entre el transmisor
y el receptor convierte la información recibida a su forma original y la transfiere a su
destino. La información original puede originarse de una variedad de fuentes diferentes y
ser de forma analógica o digital.

¿Qué debemos hacer si los ordenadores trabajan de forma discreta y no continua?

Es necesaria la conversión de las señales analógicas en digitales, y posteriormente


conversión digital a analógica. La digitalización consiste, básicamente en realizar de forma
periódica, medidas de la amplitud de la señal y presentarlas en formato binario.

Figura 2. Proceso de digitalización de una señal analógica

Esta información convertida a formato binario (cada dato analógico decimal codificado a
una palabra formada por unos y ceros) con el fin de adaptarla a los circuitos procesadores.
Un convertidor analógico-digital (CAD) es un circuito electrónico integrado cuya salida es
la palabra digital resultado de convertir la señal analógica de entrada.

La conversión a digital se realiza en dos fases: cuantificación y codificación. Durante la


primera se muestrea la entrada y a cada valor analógico obtenido se asigna un valor o
estado, que depende del número de bits del CAD. El valor cuantificado se codifica en
binario en una palabra digital, cuyo número de bits depende de las líneas de salida del
CAD. Estos dos procesos determinan el diseño del circuito integrado.

Al muestrear una señal de entrada, el CAD almace na su valor analógico en instantes de


tiempo fijos y equiespaciados (periodo de muestreo) determinados por el circuito de
muestreo y retención (Sample and Hold, S&H circuit). Si la información que porta la señal
no experimenta cambios bruscos se puede muestrear a frecuencia baja sin temor a perder
información crucial de la señal. Sin embargo, según muestra la figura 3, si la señal de
interés fluctúa con velocidad, una velocidad de muestreo baja conlleva pérdida de
información cuando se trata reproducir la señal original a partir de las muestras
(cuantificación). En estos casos es necesario muestrear con mayor velocidad para asegurar
la reproducción fiel de la señal capturada.

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Procesamiento digital de señales. 5

Figura 3. Muestreo a baja frecuencia de una salida.

La capacidad de información de un sistema de comunicación representa la cantidad de


símbolos independientes que pueden transportarse por el sistema en determinada unidad de
tiempo.
Las dos limitaciones más significativas en el funcionamiento del sistema de
comunicaciones son: el ruido y el ancho de banda. El ancho de banda de un sistema de
comunicaciones es la banda de paso mínima (rango de frecuencias) requerida para propagar
la información de la fuente a través del sistema. El ancho de banda de un sistema de
comunicaciones debe ser lo suficientemente grande para pasar todas las frecuencias
significativas de la información.
La capacidad de información de un sistema de comunicaciones es una medida de cuánta
información de la fuente puede transportarse por el sistema, en un periodo dado de tiempo.
La cantidad de información que puede propagarse a través de un sistema de transmisión es
una función del ancho de banda del sistema y el tiempo de transmisión.
La relación entre el ancho de banda, tiempo de transmisión y capacidad de información fue
desarrollada en 1928 por R. Hartley de los Laboratorios Telefónicos Bell.

ESTUDIOS DE HARLEY.

En 1928, R. Hartley, de Bell Telephone Laboratories, desarrollo una relación útil entre la
capacidad de banda, el tiempo de transmisión y la capacidad de información. El
planteamiento sencillo de la Ley de Hartley es

Iα B x T (1.).
En donde:

I=capacidad de información (bits por segundo)


B= amplitud de banda (hertz)
T=tiempo de transmisión (segundos)

Se ve en la ecuación que la capacidad de información es una función lineal de la amplitud


de la banda y del tiempo de transmisión y es directamente proporcional a ambos. Sin
cambia el ancho de información o el tiempo de transmisión, se tendrá un cambio
directamente proporcional de capacidad de información.

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Procesamiento digital de señales. 6

Especulaba con la idea de que el contenido de información debería depender directamente


del logaritmo de la probabilidad del mensaje correspondiente. Sin embargo esos intentos de
definir la información en términos probabilísticos tenían algo de extraño, casi de
antinatural, ya que en la vida ordinaria, no es la incertidumbre sino la certeza en e l
conocimiento de determinada materia lo que se asocia con la información, o al menos así
parece ser.

ESTUDIOS DE NYQUIST.

En 1924 Nyquist publica un artículo en el que se demuestra que un señal continua en el


tiempo y confinada en una banda puede describirse unívocamente de forma discretizada
temporalmente si la frecuencia de muestreo es el doble de su ancho de banda.

TEORÍA MATEMÁTICA DE LAS COMUNICACIONES DE CAUDE E. SHANNON


(1948)

El nombre de Shannon se asocia a dos teoremas que tuvieron una grandísima importancia
en el desarrollo de la ciencia de la computación y en las comunicaciones digitales.

 El primero señala que el número de bits necesarios para describir unívocamente una
fuente de información puede aproximarse al correspondiente contenido de
información tanto como se desee (teorema de codificación de la fuente).
 El segundo teorema declara que el ratio de errores de los datos transmitidos en un
canal confinado y con ruido puede reducirse a una cantidad arbitrariamente pequeña
si la velocidad de transmisión es menor que la capacidad del canal (teorema de la
codificación del canal).

Los dos se dan como resultado del estudio de los trabajos de Hartley y Nyquist. Una
introducción a su trabajo se publicó en 1948 en un artículo de la revista Bell System
Technical Journal, con un título prometedor: "Una Teoría Matemática de la
Comunicación".

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Procesamiento digital de señales. 7

EL TEOREMA DE SHANNON-NYQUIST (EL TEOREMA DEL MUESTREO).


El Teorema del Muestreo, o Teorema de Nyquist-Shannon, establece que la frecuencia
mínima de muestreo necesaria para evitar el “aliasing” debe ser.

Si la frecuencia más alta contenida en una señal analógica 𝑥 𝑎 𝑡 es 𝐹𝑚𝑎𝑥 = 𝐵 y la señal se


muestrea a una tasa

FS>2. Fmax =2B (2).

Con
FS: frecuencia de muestreo.
B: ancho de banda de la señal a muestrear (B=fmax -fmin ).
Para señales con
Fmin = 0, se puede expresar como

Fs>2.Fmax

Se puede recuperar totalmente a partir de sus muestras mediante la siguiente función de


interpolación:

sin 2𝜋 𝐵𝑡
𝑔𝑡 = (3)
2𝜋𝐵𝑡
Asi 𝑥 𝑎 𝑡 se puede expresar como:

∞ 𝑛 𝑛
𝑥𝑎 𝑡 = 𝑛 =∞ 𝑥𝑎 𝑔 𝑡−𝐹 (4)
𝐹𝑠 𝑠

Donde:
𝑛
𝑥𝑎 = 𝑥 𝑎 𝑛𝑇 = 𝑥 𝑎 𝑛 (5)
𝐹𝑠

Son las muestras de 𝑥 𝑎 𝑡 .

Para demostrar este teorema debemos aplicar conceptos básicos de series de Fourier y
trigonometría.
Si se utiliza una frecuencia menor a la establecida por el teorema de Nyquist, se produce
una distorsión conocida como aliasing; algunos autores traducen este término como
solapamiento. El aliasing impide recuperar correctamente la señal cuando las muestras de
ésta se obtienen a intervalos de tiempo demasiado largos. La forma de la onda recuperada
presenta pendientes muy abruptas.

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Procesamiento digital de señales. 8

TEOREMA DE SHANNON-HARTLEY.

La ley de Shannon-Hartley.

C.E. Shannon (también de Bell Telephone Laboratories) publicó en 1948 un trabajo en el


Bell System Technical Journal donde se relacionaba la capacidad de información de un
canal de comunicaciones con el ancho de banda y la relación señal ruido. El enunciado
matemático de límite de Shannon, de capacidad de información, es

C= B𝑙𝑜𝑔2 1 + 𝑁𝑆 (6)
Osea
C= 3.32B𝑙𝑜𝑔10 1 + 𝑁𝑆 (7)

En donde

C=capacidad de información (bits por segundo)


B= amplitud de banda (hertz)
S/N= relación de potencia de señal a ruido (a dimensional)

Para un canal de comunicación de voz, con relación de potencia de señal a ruido de 1000
(30dB) y amplitud de banda de 2.7 Khz, el límite de Shannon de capacidad de información

I= 2700𝑙𝑜𝑔2 1 + 1000 (8)


I= 26.9kbps

Con frecuencia se mantiene la formula de Shannon. De acuerdo con el ejemplo anterior, se


puede transferir 26.9kbps a través de un canal de 2.7Khz. Esto podrá ser cierto, pero no se
puede hacer con un sistema binario. Para alcanzar una rapidez de transmisió n de
información de 26.9 kbps por un canal de 2.7 Khz, cada símbolo transmitido debe contener
más de un bit de información. Por lo anterior, para alcanzar el límite de Shannon de
capacidad de información, se deben usar sistemas digitales con más de dos condiciones
(símbolos) de salida.

Afirma si se intenta enviar información con demasiada rapidez (R>C), los errores aumentan
aceleradamente y no tienen sentido tratar de mejorar el sistemas

Figura 4. Ley de Shannon-Hartley.

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Procesamiento digital de señales. 9

 Expresa la forma óptima absoluta con que se puede obtener una transmisión de
información segura, dados los parámetros del canal.
 Para una taza de información específica, expresa que se puede reducir la potencia de
la señal siempre y cuando se incremente el ancho de banda apropiadamente y
viceversa. (concepto de compresión del ancho de banda).
 Shannon mostró que las conclusiones a las que llegó son aplicables tanto a sistemas
discretos como continuos, no incluye efectos de distorsión e interferencia.

ENTROPÍA.

Se ha definido la autoinformación en función de los mensajes individuales o símbolos que


una fuente pueda producir, pero un sistema de comunicación no es diseñado para un
mensaje en particular, sino para todos los posibles mensajes. Por tanto aunque el flujo de
información instantáneo de una fuente pueda ser errático, se debe describir la fuente en
términos de la información promedio producida. Esta información promedio se denomina
Entropía de la fuente. La entropía determina el límite máximo al que se puede comprimir
un mensaje usando un enfoque símbolo a símbolo sin ninguna pérdida de información
(demostrado analíticamente por Shannon), el límite de compresión (en bits) es igual a la
entropía multiplicada por el largo del mensaje. También es una medida de la información
promedio contenida en cada símbolo del mensaje. Su cálculo se realiza a partir de su
distribución de probabilidad p(x) mediante la siguiente fórmula:

(9)

Resulta de sumar los N productos de cada información individual por la probabilidad de la


misma. La entropía máxima H0 resulta cuando todos los símbolo s posibles son
equiprobables. Y que coincide con el número mínimo de bits necesarios para representar
cada símbolo individualmente.

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CONVERTIDORES ANALÓGICO-DIGITAL Y DIGITAL-ANALÓGICO.

Los convertidores A/D se pueden clasificar básicamente en los siguientes tipos:

ESCALERA

REALIMENTADOS SEGUIMIENTO

APROXIMACIONES
SUCESIVAS.

RAMPA SIMPLE

A/D y D/A INTEGRADORES DOBLE RAMPA

TENSION FRECUENCIA.

PARALELO. FLASH.

Figura 5. Mapa conceptual de convertidores D/A Y A/D.

Aunque no son los únicos, sí son los más típicos. Los que más interés tienen por su
aplicación son los marcados con asterisco. Dentro de cada grupo, la arquitectura interna es
muy similar.

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Convertidor analógico-digital tipo flash (en paralelo):

Este convertidor es muy rápido, ya que la conversión se realiza de forma simultánea y casi
instantánea. La figura 6 muestra el esquema interno de un CAD de comparadores en
paralelo de 3 bits. Sus elementos esenciales son la cadena de comparadores analógicos de
alta velocidad y un codificador de prioridad. El tiempo de conversión viene determinado
por la velocidad de los compradores y el codificador. Entre el codificador de prioridad y los
comparadores suele intercalarse un registro (puede ser de biestables D) cuando la entrada
varía rápidamente. El reloj que controla la transferencia de datos a través de los registros
determina pues la velocidad de la salida.

Un codificador es un dispositivo combinacional con n entradas y m salidas, tal que en un


instante cualquiera sólo una entrada toma el valor 1, para la que el circuito genera su código
digital de salida. El código de salida más frecuente es el binario. Los codificadores de
prioridad prevén la posibilidad de que más de una entrada o tecla de activación estén
activas simultáneamente. Generalmente el circuito decide entre dos entradas simultáneas
escogiendo la mayor de ellas.

Figura 6. Mapa Esquema interno de un CAD de comparadores en paralelo (CAD de tipo


“flash”).

El convertidor flash de la figura tiene una resolución de tres bits y una resolución de 1v
(Va). El divisor de voltaje establece niveles de referencia para cada comparador, de manera
que hay 7 niveles que corresponden a 1v (ponderación LSB), 2v, 3v,…, y 7v (escala
completa). La entrada analógica Va se conecta a la otra entrada de cada comparador.

Cuando Va<1v, todas las salidas del comparador (de E1 a E7) estarán en ALTO. Cuando
Va<1V, una o más de las salidas del comparador estarán en BAJO. Las salidas del
comparador se alimentan a un codificador con prioridad activo en BAJO, el cual genera una
salida binaria que corresponde a la salida del comparador con mayor numeración que este
en BAJO.

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La tabla de verdad para el codificador de prioridad de CAD de la Figura 6 (con 7 entradas y


3 salidas) se muestra en la tabla.

Características:

• Son de muy alta velocidad


• Vin se compara con diferentes niveles de tensión.
• Si Vin > Vref => Salida comparador = 0, si no = 1

Algunas cuestiones de diseño de convertidores flash.

• Carga de la capacidad de entrada


• Bowing (“Inclinación”) de la cadena de resistencias
• Retardo latch-to-track en el comparador
• Retardo de la señal y/o del reloj
• Supresión del error de burbuja

Ventajas y desventajas.

Estos CAD suelen denominarse de tipo “flash”, por la velocidad que suelen alcanzar, hasta
cientos de MHz los más rápidos actualmente. En los modelos comerciales, la salida de cada
uno de los comparadores se almacena en un circuito de cerrojos (“latches”), antes de pasar
al codificador de prioridad. La adición de un bit duplica aproximadamente el número de
comparadores. Además, el número de puertas que requiere la lógica digital aumenta con el
número de comparadores en un orden de Nlog (N), siendo N el número de comparadores.
En consecuencia, estos modelos se emplean sólo en aplicaciones que requieran alta
velocidad.

Aplicaciones.

La creación de una tarjeta controladora de Servomotores mediante diseño digital mediante


el uso de dispositivos FPGA

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Conve rtidor analógico-digital de rampa simple:

Figura 7. Convertidor de integración de simple rampa.

El CAD de rampa simple consiste en convertir un nivel de voltaje en una dimensión de


tiempo que se mide con un contador. Se hace la conversión en un sólo paso. Disponemos de
un integrador y la tensión VIN debe ser positiva (unipolar). Cuando SC=1, entonces:

 Se cierra el interruptor cortocircuitando el condensador C, de manera que se


descarga a través de la RON del interruptor.
 Se resetea el contador colocándolo a cero.
 La unidad de control permite que la señal de reloj llegue al contador. Para ello
coloca a 1 la tercera entrada de la puerta AND.

Tras estos pasos el integrador comienza en cero y como VIN es positivo, la salida del
amplificador estará en saturación positiva. Con ello, a la salida del comparador tendremos
un 1 lógico, lo cual permitirá que la señal de reloj CLK alcance al contador. A medida que
se carga el condensador aumenta el valor de salida del integrador VI. Esto continua igual
hasta que en un momento determinado VIN es mayor o igual que VI lo que hace que el
comparador se sature negativamente, y por tanto, VC = 0. En ese momento el resultado de la
puerta NAND es un uno lógico, con lo cual impedimos que la señal CLK llegue al
contador, terminando así el proceso de conversión.

Figura 8. Proceso de conversión.

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Lo que se ha hecho ha sido convertir VIN en una magnitud de tiempo t y ese tiempo lo
evaluamos con un contador...
t = nº de pulsos/fclk = n Tclk

En el integrador tenemos:

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En el instante de tiempo t=t1 ==> VI = VIN, sustituyendo...


(12)

Despejando el número de pulsos n...

(13)

En donde se observa que el número de pulsos que tiene el contador al final de proceso es
directamente proporcional a VIN ya que todo lo demás es una constante. Con esto vemos
que la salida del contador es la salida del convertidor A/D. El factor de proporcionalidad
dependerá de la estructura del circuito.

Ventajas y desventajas.

El principal problema que presenta este tipo de convertidores es que la salida depende de
muchos factores, como: Vref, R, C y T. Por ello Vref y T deben ser muy estables en el tiempo
para que la conversión sea correcta. Los valores de RC no afectan mucho ya que su
contribución puede dar errores de ganancia fácilmente subsanables. La dependencia con el
reloj, a través de T, es más importante ya que la estabilidad del mismo debe ser sie mpre la
misma "de por vida". Por ello, esta estructura es muy simple y barata si prescindimos de las
características extremas que necesitamos para el reloj, esto hace que no se utilice esta
estructura.

Aplicaciones.

Este tipo de DAC se utiliza usualmente en espectroscopia nuclear y campos relacionados en


donde se producen señales de fondo de baja intensidad. Se aplica también estos tipos de
DACS en señales de alta frecuencia como radares.

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Convertidor analógico-digital de doble rampa:

En los convertidores de rampa se convierte la tensión analógica de entrada en el intervalo


temporal que dura la descarga de un condensador, para luego convertir esta magnitud en
una salida digital. La figura () muestra el esquema interno del circuito. Este circuito es muy
lento pero muy preciso; se utiliza generalmente en medidas lentas que requieran precisión,
como por ejemplo en los multímetros digitales.

Veamos el funcionamiento para una entrada analógica unipolar, para Va>0 y -Vref<0.
Inicialmente se pone el contador en modo decreciente con todas sus salidas a 1 y el
integrador se pone a cero (cortocircuitando el condensador mediante un circuito adicional
que se omite para mayor sencillez), y se conecta el interruptor S a la tensión analógica que
se va a convertir, Va. La salida de la puerta NOR es 0 y Q=1. La salida del integrador es
una rampa de ecuación:

(14)

Esta salida se mantiene hasta que todos los bits del contador hayan caído a cero, según
muestra la figura 9. Como la rampa es decreciente, la tensión diferencial en el AO
comparador es positiva, y su salida es un nivel alto, que habilita el paso de la señal de reloj
por la puerta AND. En consecuencia, esta rampa decreciente tiene siempre la misma
duración, T1 =2N Tclk , para cualquier tensión analógica a convertir.

Figura 9. Esquema interno de un CAD de doble rampa de N bits.

Figura 10. Gráficas en el proceso de conversión de doble rampa. La rampa descendente


siempre dura lo mismo y determina el punto de comienzo de la rampa ascendente. La
duración de esta está relacionada con el valor analógico a convertir.

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Cuando todas las salidas del contador son nulas (cuando ha finalizado la cuenta
decreciente) la salida de la puerta NOR se pone a 1 y Q=0; pasándose a integrar la tensión
de referencia, para cualquier tensión a convertir. La ecuación del integrador es en este caso:

(15)

Esta rampa creciente termina en el instante T2, cuando la salida del integrador es nula, la
tensión diferencial del comparador se anula y su salida pasa a cero, inhibiéndose el reloj.
En este instante:

(16)

Esto significa que el intervalo de tiempo T2 -T1 es proporcional al periodo de reloj. La


constante de proporcionalidad es el número de impulsos o cuentas transcurridas hasta que
se anula la salida del integrador. Este número decimal permite obtener la palabra digital al
codificarlo en binario:

(17)

Los CADs que integran la señal de entrada pueden rechazar las interferencias que
contaminan la señal de interés. Éstas suelen derivar de la red, por lo que se escoge un
múltiplo de dicha frecuencia como periodo de integración con el fin de eliminarlas .

Ventajas y desventajas.

Este convertidor es útil ya que además de tener una dependencia baja de la salida con la
entrada, permite conseguir alta resolución (24 bits o algo más). Sin embargo esta alta
resolución puede presentar problemas de deriva u offset que se resuelva mediante una
tercera rampa (7109).
Otra ventaja de este circuito es el bajo consumo por estar fabricado en tecnología CMOS.
Son también bastante inmunes al ruido sobre todo al de alta frecuencia. Si, por ejemplo, se
quiere convertir una señal continua, si se observa ésta detenidamente se verá que no tiene
un único valor sino que oscila dentro de una banda de valores (tiene ruido).

Aplicaciones.

Convertidores A/D de doble rampa. Se emplean ampliamente en aplicaciones en donde la


mayor importancia estriba en la inmunidad al ruido, gran exactitud y economía. Pueden
suprimir la mayor parte del ruido de la señal de entrada debido a que emplean un integrado

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Procesamiento digital de señales. 17

para efectuar la conversión. El rechazo del ruido puede ser infinito para una frecuencia en
específico. Se emplean mucho, en especialmente en aplicaciones de instrumentos de
precisión tales como voltímetros digitales.

Convertidor digital-analógico de escalera:

Las redes escalera permiten reducir el rango de valores de las resistencias. Este tipo de
circuitos en la actualidad están superados por las redes R-2R.
Consta de un D/A en el que la entrada es un contador. La entrada RST al contador es la de
inicio de cuenta. El amplificador es un circuito comparador. Su funcionamiento no es el de
un amplificador lineal, sino que está fabricado para comparar V+ con V- como lo hace un
amplificador operacional, llevando al amplificador a saturación positiva o negativa. Tiene
con él dos diferencias: en primer lugar es más rápido y además trabaja en niveles
compatibles con TTL. Es decir su forma de trabajo es:

Si V+>V- sat. positiva y Vo=5V


Si V+<V- sat. negativa y Vo=0V

Figura 11. Convertidor digital-analógico en escalera.

Vamos a identificar en él D/A en escalera dado los elementos dados como básicos en un
D/A. En primer lugar tiene una entrada analógica. La salida, digital, se toma a la salida del
contador. La señal de control SC es RST que pone a cero el contador y la señal EOC es la
EC que da un flanco descendente cuando termina la conversión.

El funcionamiento del D/A es el siguiente: Con la señal RST el contador se pone a 0 con lo
que la entrada del D/A tendrá ese valor y así mismo la salida. Por tanto V-=0. Pero
V+=VIN debe ser mayor que cero, por lo que VIN>V- y el amplificador se satura

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positivamente por lo que la salida Vo=5V=EOC. En esta situación se habilita la puerta


AND permitiendo el paso de un pulso de reloj que obliga al contador a contar. En su salida
tendrá un LSB que saldrá en analógico a la salida del D/A. Si su valor es menor que VIN la
salida del amplificador seguirá siendo 5V, por lo que el contador contará otra vez. Y así
sucesivamente hasta que V->VIN. En ese momento la salida del amplificador pasará a valer
0V inhabilitando la puerta. Por tanto, el contador recorrerá, en cada caso, todos los estados
hasta que la salida del D/A supere la tensión de entrada. Dada la gran precisión del
amplificador nunca se dará la situación de que sus dos entradas sean iguales. Siempre estará
saturado. Este A/D tiene una pega y es el tiempo que tarda el circuito en hacer la
conversión. Este tiempo depende del valor de VIN ya que en cada caso habrá que recorrer
todos los estados desde 0. Si VIN es alto, habrá que recorrer muchos estados. El tiempo
máximo cuando el contador recorre todos los estados es

(18)

Donde n es el número de bits del contador y fCLK la frecuencia del reloj. Por tanto tarda
más cuanto más resolución tenga el contador y menor sea la frecuencia del reloj.

Convertidor digital-analógico de escalera (R-2R):

Otro método de convertidor digital-analógico es la escalera R-2R, para cuatro bits. Este
conversor es una solución propuesta los problemas presentados por el convertidor D/A de
resistencias ponderadas. La idea es diseñar la red de resistencia s como se muestra en la
figura 12.

Figura 12. Conversor R-2R de 4 bits

Una red como esta logra que el peso apropiado para cada bit utilizando únicamente
resistencias de 2 valores (R y 2R). Apliquemos el principio de superposición para ver cuál
es la salida si la entrada es un 1 en el i-ésimo bit y un 0 lógico en las restantes, como se
indica en la figura 13.

Figura 13. Análisis del DAC R-2R de n bits.

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Es fácil ver que la resistencia vista desde el punto A, tanto hacia la izquierda como a la
derecha es 2R, independientemente de que i se trate. Por lo tanto, la resistencia total vista
desde A es R. El Voltaje en dicho punto es entonces Vref .
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Figura 14 Resistencias vistas desde el punto A.

De manera similar, la resistencia vista hacia la derecha, desde el nodo siguiente a A es R


(ver Fig. 14). Por lo tanto, el voltaje en ese nodo es Vref 1.
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Repitiendo este razonamiento para los nodos siguientes se llega a que en el punto B, la
tensión es:
(19)
Luego:

(20)

Generalizando para una entrada cualquiera.

[bn¡1; bn¡2; : : : ; b0], la salida es:

(21)

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Procesamiento digital de señales. 20

Si definimos (peso binario de la palabra) y Rf = 3R:

(22)

Es importante resaltar que nuevamente la tensión a la salida es proporcional al peso binario


de la palabra de entrada.

Ventajas y desventajas.

Como ya vimos, la implementación con la escalera R-2R soluciona mucho de los


inconvenientes que se presentaban en la red de resistencias ponderadas. En particular
precisa de tan solo dos valores de resistencias distintas. Es sin embargo más lento que el
otro conversor.
Si bien hasta ahora, hemos despreciado la o linealidad de los conmutadores, estos juegan un
papel muy fundamental al momento del diseño del DAC, pues afectan al Settling Time de
manera considerable. No es lo mismo utilizar conmutadores excitados por tensión que por
corriente. Los últimos, debido a propiedades de los transistores, conmutan más rápido. Sin
embargo, dado que no por todos los conmutadores circula la misma corriente, es necesario
escalarlos para lograr una buena exactitud.
Los conmutadores controlados por tensión, a pesar de ser más lentos, carecen de este
problema, ya que todos están sometidos a la misma tensión Vref/ 3.

CONCLUSIONES.

Existe una gran diversidad de configuraciones posibles para los conversores


analógico/digital y digital/analógico, los cuales han ido tratando de mejorar ciertos
inconvenientes de versiones anteriores. En la actualidad existe una nueva generación de
conversores cuyas bases de funcionamiento son distintas a estos pero que comparten
muchos conceptos relacionados con los estudiados aquí.

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Procesamiento digital de señales. 21

FUENTES DE CONSULTA.

[1]circuitos eléctricos, discretos e integrados, donald, Schilling- charles Belove.


[2] Sistemas electrónicos de Comunicaciones, Frenzel, Alfaomega
[3] Tratamiento digital de señales, Principios, algoritmos y aplicaciones, John G. Proakis
[4] Sistemas Digitales, Principios Y Aplicaciones, Ronald J. Tocci,Prentice Hall
[5] Diseño Digital, Principios y Prácticas, John F. Wakerly, Prentice Hall
[6] http://www.monografias.com/trabajos27/analogico- y-digital/analogico-y-digital.shtml
[7] http://www.unicrom.com/Tut_analogico_digital.asp
[8] http://es.wikipedia.org/wiki/Sistema_digital
[9] http://www3.euitt.upm.es/taee/Congresosv2/2006/papers/2006SP102.pdf
[10]Http://www.loscerros.org/~elca12/1_eec/digital/Documentos/sistema_digitaL_analogic
o.pdf
[11]http://iie.fing.edu.uy/ense/asign/tap/obrar05/alvarogalante_elec/Hojas%20de%20datos/
Conversor_DA.pdf
[12]http://itzamna.bnct.ipn.mx:8080/dspace/bitstream/123456789/649/1/Tesis_MargaritaM
artz.pdf
[13] http://www.slideshare.net/federicoblanco2009/cad-1787244

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