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1er Cuatrimestre de 2009
circulación de la corriente de descarga del capacitor hasta alcanzar los 0V (Fig. 1). Nada impide que el
capacitor se descague por completo, por lo que se dice que la llave NMOS impone un 0 fuerte.
Ahora con el capacitor descargado, supongamos que queremos cargarlo imponiendo un 1, V dd, a la entrada.
En este caso el potencial más bajo lo tiene el nodo de salida, por lo que pasa a ser el Source, y la entrada
pasa a ser el Drain. El nodo de Gate continúa conectado a Vdd, por lo que nuevamente tenemos
V GS =V dd y por lo tanto circulación de corriente de Drain hacia Source que carga el capacitor (Fig. 2). A
medida que se carga el capacitor, disminuye V GS por lo que disminuye también la corriente que circula. Esto
sucede hasta que V GS =V t , momento en el que se anula la corriente y entonces el capacitor deja de
cargarse. Como la tensión de Gate se mantiene fija a Vdd, para que se cumpla esta condición la tensión
sobre el capacitor debe ser V C =V S=V dd −V t . Por consiguiente, la llave NMOS no logra cargar al
capacitor por completo. Se dice que la llave NMOS impone un 1 débil.
Transistores PMOS
Ahora analizaremos el transistor PMOS. Intuitivamente, recordando que un transistor PMOS maneja
tensiones y corrientes inversas al transistor NMOS, se puede ver que el comportamiento del transistor
PMOS será opuesto al del NMOS. De todas maneras, a continuación se realiza un análisis más detallado.
La condición de llave abierta en el transistor PMOS se da para una tensión de Gate correspondiente a un 1
lógico (Vdd), que es el potencial más alto y, por lo tanto, el potencial de Bulk. Al estar el Gate al potencial
máximo no se genera canal y no es posible la circulación de corriente, y por ende, la carga o descarga del
capacitor.
Para generar canal en el transistor PMOS, la tensión de Gate debe ser inevitablemente un 0 lógico (0 V).
Supongamos que el capacitor de carga esta descargado, con una tensión de cero Volts, y a la entrada
imponemos un 1 lógico. Con esta configuración de tensiones, la entrada es el Source y la salida el Drain. De
esta forma se tiene una tensión V GS =−V dd V t , se genera canal, y se produce una corriente de
Source a Drain. Esta corriente va cargando el capacitor, y, como la tensión de Source se mantiene
constante, nada impide que el capacitor se cargue hasta alcanzar una tensión igual a V dd (Fig. 3). En
síntesis, el transistor PMOS impone un 1 fuerte.
Ahora supongamos el caso contrario. El capacitor de salida se encuentra completamente cargado, a una
tensión de Vdd, la tensión de Gate es cero y se impone un cero a la entrada. En este caso, el Source es la
salida por estar a mayor potencial, y el Drain es la entrada. Se cumple que V GS =−V dd V t , por lo que
es posible la conducción de corriente y de esta manera comienza a descargarse el capacitor (Fig. 4). Al
descargarse el capacitor, disiminuye su tensión, por lo que aumenta V GS. Cuando la tensión sobre el
capacitor llega a ser |Vt|. (recordar que para un transistor PMOS el valor Vt. es negativo), V GS =V t y deja
de circular corriente por el transistor. Al no haber más corriente, el capacitor no puede seguir descargándose
y su tensión queda fija en |Vt|. Es decir, el transistor PMOS impone un cero débil.
Llaves en paralelo
Nuevamente, deseamos imponer en el nodo de salida el estado lógico fuerte. Entonces, debe existir un
camino de corriente que conecte estos dos nodos. Esto quiere decir que si alguna de las llaves, A o B, se
encuentra a la tensión de cierre, se genera un camino entre ambos nodos y así el estado lógico se impone
en el nodo de salida. Es decir, A, B o ambos deben estar a la tensión de cierre. En el caso en que ambas
llaves tengan su terminal de control conectado a la Vapertura, ambas ramas se encuentran a circuito abierto y
no existirá camino posible para que la corriente circule desde el nodo de referencia hasta el nodo de salida
(Fig. 6).
Lógica Combinacional CMOS
Para entender los circuitos combinacionales CMOS, es importante recordar el funcionamiento del inversor
CMOS y la función de cada bloque. También es muy importante familiarizarse con los valores y la función
de tensiones presentados en la última tabla.
Un inversor es un dispositivo de una única entrada (Fig. 7). Esta entrada, se conecta al Gate de cada uno de
lo transistores. También tiene una única salida, a la cual se conectan los terminales de Drain de ambos
transistores. En un principio parecería que existe una redundancia pero no es así, ya que ambos
transistores tienen un rol particular.
Como vimos en la introducción, el transistor NMOS impone un cero fuerte y el transistor PMOS impone un
uno fuerte. Entonces el inversor CMOS, dependiendo del valor de salida que se desea, “elige” cual de los
dos transistores usar para imponer un valor de salida fuerte. El inversor CMOS funciona de este modo no
sólo porque la referencia de los transistores es complementaria, sino también porque lo son las tensiones de
apertura y cierre. Es decir, ante una misma entrada, un transistor está abierto y el otro se encuentra cerrado.
Como se ve, esta complementariedad es lo que logra el funcionamiento del dispositivo, y de ahí el nombre
de la tecnología “Complementary MOS”.
Los transistores de abajo son dos NMOS en serie. Los transistores NMOS imponen un cero fuerte a la
salida. Recordando lo visto en llaves en serie, para conectar el nodo de salida con el nodo de masa (y así
imponer el cero lógico), ambos transistores deben encontrarse en conducción, entonces la tension de Gate
de ambos transistores debe ser Vdd. Cualquier otra combinación de tensiones, no va a imponer un cero a la
salida.
Por otro lado, el circuito superior corresponde a dos transistores PMOS en paralelo. Los transistores PMOS
imponen u uno lógico fuerte a la salida, y en este caso lo harán siempre y cuando alguno de ellos dos, o los
dos, se encuentren “cerrados”. Para estar en este estado, la tensión de Gate debe ser cero. Es decir,
cuando se tenga algún 0 a la entrada, a la salida se impondrá un uno lógico fuerte.
Revisando lo discutido en los últimos párrafos, para la configuración descripta se obtiene la siguiente tabla
de verdad.
El circuito superior son dos transistores PMOS en serie. La única forma de que ambos estén en conducción
y se conecte el nodo de Vdd al nodo de salida, es cuando ambas entradas estén a cero volts. Así, se impone
un 1 fuerte a la salida. Cualquier otra combinación de entrada “abre” uno de los dos transistores y se
interrumpe la conexión.
En este caso se obtiene la siguiente tabla de verdad.
Ejemplo Nº 2
Como segundo ejemplo de implementación de compuertas lógicas, veremos la forma de sintetizar una
compuerta XOR.
Por definición, la compuerta XOR corresponde a la siguiente función lógica:
A⋅B
XOR= A⋅B
Debe notarse que la compuerta XOR es en verdad una compuerta de 4 entrada, ya que se debe disponer
de los valores originales más los valores negados. Por lo tanto, cada red tendrá cuatro transistores.
Aplicando doble negación, para mantener los mismos valores de salida, y aplicando las leyes de DeMorgan