Circuitos Digitales II Departamento de Telemtica Universidad del Cauca Mg. Ing. Fernando A. Urbano M.

UNIVERSIDAD DEL CAUCA

FIET
INGENIERA ELECTRNICA Y TELECOMUNICACIONES
CIRCUITOS DIGITALES II
Laboratrio Final Mquinas de Estado y Memorias en VHDL
Prof. Fernando A. Urbano-Molano

METODOLOGA
1. Grupos de trabajo de dos estudiantes.
2. Diseo segn los requerimientos.
3. Llevar asignados los pines y tener listas las simulaciones.
4. Cada bloque debe ser diseado por ustedes.
5. Subir a la plataforma EVA un informe en formato PDF con los procedimientos y circuitos realizados
en software libre (i.e. Tinycad, KiCad, Fritzing, etc.)
6. Evaluacin: 0.3P 0.3D 0.4I *0.5 0.5S , prctica(P), diseo(D), informe(I) y
sustentacin(S).

PUNTO 1
Disee una mquina de estados con diez entradas, que se encuentran conectadas a los pulsadores de la tarjeta
Altera DE0. La mquina tiene diez salidas, conectadas a diez leds de la tarjeta. Tambin hay una salida E (error)
conectada a un Display de siete segmentos. En funcionamiento normal las salidas muestran un patrn de 1 a
10. En cada ciclo de reloj, el patrn se alterna una posicin; la frecuencia de reloj debe ser aproximadamente
4 Hz.

Al presionar un botn, lo que afirma una entrada. Cuando se afirma una entrada, la salida E despliega (E) si el
botn equivocado fue presionado, es decir, si la entrada detectada en el ciclo de reloj no tiene el mismo
nmero de la salida del led que fue afirmado antes del ciclo de reloj. Una vez que acierta, el juego se detiene
y la salida E mantiene (O) para uno o ms ciclos de reloj hasta que la entrada es negada, y luego el sistema se
reinicia.

PUNTO 2

Disear una mquina de estados para controlar un sumador en paralelo de ocho bits cuyo resultado se puede
cargar en un registro. Los nmeros a sumar se almacenarn inicialmente en una memoria ROM y
posteriormente, se transfieren a una memoria RAM, que solo puede almacenar los nmeros a operar y el
resultado. Se seleccionarn los nmeros binarios de la memoria y su resultado se acumular en el registro.

Registro

a. Una condicin de CARGAR para transferir la suma al registro y el acarreo de salida cuando se aplica
un pulso de reloj.
b. Una condicin de DESPLAZAR, desplaza el registro a la derecha, transfiriendo el bit del acarreo a la
posicin de extrema izquierda del registro, cuando se aplica un pulso de reloj. El valor en el flip-flop
de acarreo no deber cambiar durante el desplazamiento.
c. Una condicin SIN CAMBIO que deja el contenido del registro del FF de acarreo como estaban,
aunque se apliquen pulsos de reloj.

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Figura 1. Sumador paralelo con acumulador

Circuito de acarreo

El acarreo de salida se debe transferir nicamente cuando se active la condicin CARGAR y se aplique un pulso
a la entrada de reloj del FF. El FF de acarreo no deber cambiar si la condicin CARGAR se inhabilita o si se
habilita la condicin DESPLAZAR.

Para el resultado de la suma, incluido el acarreo, debe conectar displays de siete segmentos. Para las salidas
del registro, y para la direccin y los datos de salida de la RAM, conecte leds.

Recomendaciones:
El da de la sesin cada grupo tendr 10 minutos para la sustentacin, por lo tanto deben traer todos
los proyectos listos, con la respectiva asignacin de pines; listos para ser implementados. La
sustentacin se realizar el da jueves 12 de octubre de 2017 a las 4:00 pm.
Realice un informe con los procedimientos de diseo. Incluya referencias, marco terico resumido,
procedimiento, simulaciones en ModelSim, resultados y conclusiones; sbalo a la plataforma EVA,
en formato PDF nicamente (no se aceptan documentos en otro formato, no acatar esto significa
una calificacin de 0.0), hasta el viernes 13 de octubre de 2017 a las 6:00 p. m. No se recibirn
informes impresos, ni enviados al correo electrnico, ni en lugares diferentes al destinado en la
plataforma EVA.

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Comprima los proyectos realizados en Quartus II y envelos a la plataforma EVA hasta el jueves 12
de octubre de 2017 a las 6 p.m. El archivo debe nombrarlo como FinalVHDL_XXXXX.ext; XXXXX, es
letra primer nombre, seguido del primer apellido de uno de los integrantes del grupo y ext,
extensin del archivo de comprensin zip o rar. Por ejemplo, FinalVHDL_furbano.zip.
La nota de la sustentacin es individual.
En el diseo se evaluar la modularidad, es decir que cada bloque corresponda a un circuito digital
determinado (i.e: un multiplexor, ROM, etc).
Si se encuentran dos o ms trabajos similares, se anularn.
Informes o archivos enviados despus de la hora lmite, tendrn una disminucin un punto despus
de la hora sealada; y despus 1.5 por da de retraso (acumulable).