Experiencia N07: Circuitos de

2017 transmisin de datos con deteccin de

errores.

(INFORME FINAL)

Alumno: FIEE - 2017 I

Cruz Salas Harol 15190033 Universidad
Lizonde Peredo, James 15190167 Nacional
Sanchez Casas Carlos Alberto 15190153 Mayor de
Quispe Loa Alvaro Joel 15190127 San Marcos
Profesor: Ing. Oscar Casimiro Pariasca
Horario: Martes 14:00-16:00hrs

Laboratorio de Circuitos Digitales I

 EXPERIENCIA N07: CIRCUITOS DE TRANSMISIN DE DATOS CON DETECCIN DE
ERRORES.

CUESTIONARIO FINAL
1. Presente las simulaciones y comentarios de los circuitos verificados en la
parte experimental.
(SIMULACION E PROTEUS)
COMENTARIOS:
Cuando se transfieren datos digitales de un punto a otro dentro de un
sistema digital o cuando se transmiten cdigos desde un sistema a otro,
se pueden producir errores.

Estos errores se manifiestan mediante cambios indeseados en los bits

que conforman la informacin codificada; es decir, un 1 puede cambiar
a 0 o un 0 a 1, debido a un mal funcionamiento de los componentes o al
ruido elctrico.

En la mayora de los sistemas digitales, la probabilidad de que haya un

bit errneo es muy pequea, y la de que haya ms de uno es todava
menor.

En cualquier caso, cuando no se detecta un error, pueden originarse

serios problemas en un sistema digital.

2. Dada la funcin de 4 variables:

+ +
(,,,) = +
Obtenemos los Minterminos de la funcin con la ayuda del mapa de Karnaugh,
veamos:

FIGURA 1.1 Tabla de Karnaugh de la funcin (,,,)

La funcin expresada en Minterminos ser:

(,,,) = (3, 5, 7, 10, 11, 12, 13, 14, 15)

Por ende, la funcin expresada en Maxtrminos ser:

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ERRORES.

(,,,) = (0, 1, 2, 4, 6, 8, 9)

Se pide:
a) Disear la funcin utilizando el decodificador 4 a 16 con salidas activas en
bajo (74LS154)

Implementacin con el decodificador 74LS154 con salidas activas en bajo

En este tipo de dispositivo existe una funcin de activacin (enable, EN), que
se implementa mediante una puerta NOR utilizada como negativa-AND. En las
entradas de seleccin del chip,
1 y
2 , se requiere un nivel BAJO para obtener en
la salida de la puerta de activacin (EN, enable) un nivel ALTO. La salida de la puerta
de activacin se conecta a una entrada de cada puerta NAND del decodificador, por lo
que debe estar a nivel ALTO para que las puertas NAND se activen. Si la puerta de
activacin no se activa mediante un nivel BAJO en ambas entradas, entonces las
diecisis salidas (Y) del decodificador estarn a nivel ALTO independientemente del
estado de las cuatro variables de entrada A, B, C y D.

( + + + )
)
( + + +
( + + + )
( + + +
)
( + + + )
( + + +
)

( + + + )
( + + +
)
( + + + )
( + + +
)
( + + + )
( + + +
)
( + + + )
( + + +
)
( + + + )
( + + +
)

FIGURA 1.2. Decodificador 74LS154 como generador de Maxtrminos.

En la implementacin, tenemos:
(,,,) = (0, 1, 2, 4, 6, 8, 9)
)( + + + )
= ( + + + )( + + +

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( + + + )( + + + )( + + + )( + + +
)

(,,,)

FIGURA 1.3. Implementacin de la funcin (,,,)

b) Disear la funcin utilizando un multiplexor comercial y puertas lgicas

adicionales.

Implementacin con el multiplexor de 8 a 1 (74LS151).

En la Figura 1.4, si EN esta en estado bajo y un cdigo binario de tres bits en

las entradas de seleccin de datos (S) va a permitir que los datos de la entrada
seleccionada pasen a la salida de datos. Sea = 0 , = 1 = 2 . Si aplicamos
un 0 binario ( = 0, = 0 = 0) a las lneas de seleccin de datos, los datos de la
entrada 0 aparecern en la lnea de datos de salida. Si aplicamos un 1 binario ( = 0,
= 0 = 1), los datos de la entrada 1 aparecern en la salida de datos. Si se
aplica un 2 binario ( = 0, = 1 = 0), obtendremos en la salida los datos de 2 .
Si aplicamos un 3 binario ( = 0, = 1 = 1), los datos de 3 sern conmutados
a la lnea de salida. As sucesivamente hasta obtener el binario 7 ( = 1, = 1 =
1), obtendremos en la salida los datos de 7 .El resumen del funcionamiento se puede
ver en la Tabla 1.1.

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FIGURA 1.4 Smbolo lgico para el multiplexor/selector de datos de 8 entradas 74LS151.

ENTRADA DE SELECCIN ENTRADA

DE DATOS SELECCIONADA

0 0 0 0
0
0 0 1 1
1
0 1 0 2
2
0 1 1 3
3
1 0 0 4
4
1 0 1 5
5
1 1 0 6
6
1 1 1 7
7
en estado bajo).
TABLA 1.1 Seleccin de datos de un multiplexor de 8 entradas 74LS151. (

Ahora veamos la circuitera lgica necesaria para implementar esta operacin

de multiplexacin. La salida de datos es igual al estado de la entrada de datos
seleccionada. Por tanto, podemos deducir una expresin lgica para la salida en
funcin de las entradas de datos y de las entradas de seleccin.

La salida de datos es igual a 0 = 0 solo si = 0, = 0 = 0 = 0

La salida de datos es igual a 1 = 1 solo si = 0, = 0 = 1 = 0
La salida de datos es igual a 2 = 2 solo si = 0, = 1 = 0 = 2
La salida de datos es igual a 3 = 3 solo si = 0,
= 1 = 1 = 3
La salida de datos es igual a 4 = 4 solo si = 1, = 0 = 0 = 4
La salida de datos es igual a 5 = 5 solo si = 1, = 0 = 1 = 5
La salida de datos es igual a 6 = 6 solo si = 1, = 1 = 0 = 6
La salida de datos es igual a 7 = 7 solo si = 1, = 1 = 1 = 7

Si se aplica la operacin OR a estos trminos, la expresin total para la salida de datos

es:
=
0 + 1 +
2 + 3 +
4 + 5 +
6 + 7

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De la funcin:
(,,,) = (3, 5, 7, 10, 11, 12, 13, 14, 15)
= + + + + +
+
+ +

Hacemos (,,,) =

=
+=
=
=
=
=
+=
=
=
+=
=

(,,,)

FIGURA 1.5 Implementacin de la funcin (,,,) con mux de 8 a 1 74LS151.

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3. Explique el funcionamiento del circuito multiplexor mostrado en la figura.

Presente la simulacin del funcionamiento con un mux comercial.

4. Presente una aplicacin de un multiplexor y de un demultiplexor.

CONCLUSIONES

BIBLIOGRAFIA

Fundamentos de sistemas Digitales Floyd 9na Edicin

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ENLACES

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