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Martes 06 de Junio INFORME N1

2017 Compuertas lo gicas - Tiempo de retardo -Glitches

INDICE
I. Objetivos --------------------------------------------2
II. Fundamento Teo rico-----------------------------2
III. Parte experimental-------------------------------10
1. Equipos y Materiales
2. Esquema experimental
3. Procedimiento
IV. Resultados-----------------------------------------15
V. Conclusiones y Observaciones-----------------17
VI. Referencias bibliogra ficas-----------------------18
VII. Anexos-----------------------------------------------18

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Martes 06 de Junio INFORME N1

2017 Compuertas lo gicas - Tiempo de retardo -Glitches

I. Objetivos
1. Implementar un circuito con el cual se pueda medir las caractersticas
ele ctricas y esta ticas de un TTL.
2. Manipular correctamente las compuertas lo gicas para el armado de un
oscilador de anillo con inversores.
3. Analizar co mo influyen la cantidad de dispositivos usados en la sen al de salida.
4. Entender porque se producen los glitch en un circuito digital .

I. Fundamento Teo rico


Los circuitos digitales trabajan, por lo general, con dos niveles de tensio n a los
que denominaremos alto y bajo y los representaremos por 1
y0respectivamente. Para esta experiencia utilizaremos el integrado TTL
(lo gica transistor-transistor)74LS00, el cual opera con compuertas lo gicas
NAND. Todos los circuitos internos esta n conectados de tal manera que las
entradas y salidas puedan manejar estados lo gicos 1 o 0.El componente
ba sico en los circuitos TTL es el transistor bipolar. La familia TTL se subdivide
en distintas subfamilias cuyas caractersticas comunes son:

Alimentacio n de Vcc= +5v, 10%

Niveles lo gicos de entrada: entre 0.2v y 0.8vpara el estado alto y 2.4v y para
el estado bajo.

Identificador: 54xxx para la serie militar y 74xxx para la comercial

Temperatura de trabajo: de -55 a 125 C para la 54 y de 0 a 70 para la 74.

Margen de ruido: 0.4 v.

EL INVERSOR
El inversor (circuito NOT) realiza la operacio n denominada inversio n o
complementacio n. El inversor cambia un nivel lo gico al nivel opuesto. En
te rminos de bits, cambia un 1 por un 0, y un 0 por 1.

Figura N1 Inversor y tabla de verdad


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LA PUERTA AND
La puerta AND es una de las puertas ba sicas con la que se construyen todas las
funciones lo gicas. Una puerta AND puede tener dos o ma s entradas y realiza la
operacio n que se conoce como multiplicacio n lo gica.
La puerta AND genera una salida a nivel ALTO so lo cuando todas las entradas
esta n a nivel ALTO. Cuando cualquiera de la entradas esta a nivel BAJO, la salida
se pone a nivel BAJO. Por tanto, el propo sito ba sico de una puerta AND es
determinar cua ndo ciertas condiciones de entrada son simulta neamente
verdaderas, como indican todas sus entradas estando a nivel ALTO, y producir
una salida a nivel ALTO, para indicar que esas condiciones son verdaderas. Las
entradas de la puerta AND de dos entradas de la Figura 3.8 se designan
mediante A y B, y la salida con X, luego podemos establecer que el
funcionamiento de la puerta es el siguiente: En una puerta AND de dos
entradas, la salida X es un nivel ALTO si A y B esta n a nivel ALTO; y X es un nivel
BAJO si A es un nivel BAJO, o si B es un nivel BAJO, o si A y B esta n a nivel BAJO

Figura N1 Compuerta nand en sus diferentes configuraciones

Figura N2 Tabla de verdad para las diferentes configuracion de la


compuerta AND

Figura N3 Algunas variantes de la compuerta AND

LA PUERTA OR
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La puerta OR es otra de las puertas ba sicas con las que se construyen todas las
funciones lo gicas. Una puerta OR puede tener dos o ma s entradas y realiza la
operacio n que se conoce como suma lo gica.
Una puerta OR genera un nivel ALTO a la salida cuando cualquiera de sus
entradas esta a nivel ALTO. La salida se pone a nivel BAJO so lo cuando todas las
entradas esta n a nivel BAJO. Por tanto, el propo sito de una puerta OR es
determinar cua ndo una o ma s de sus entradas esta n a nivel ALTO y generar una
salida a nivel ALTO que indique esta condicio n. Las entradas de la puerta OR de
dos entradas de la Figura 3.17 esta n etiquetadas como A y B, y la salida como X.
Podemos establecer el funcionamiento de la puerta como sigue: En una puerta
OR, la salida X es un nivel ALTO si cualquiera de las entradas, A o B, o ambas,
esta n a nivel ALTO; X es un nivel BAJO si ambas entradas, A y B, esta n a nivel
BAJO. El nivel ALTO es el nivel de salida activo o verdadero para la puerta OR.
La Figura 3.18 ilustra la operacio n lo gica para una puerta OR de dos entradas,
indicando las cuatro posibles combinaciones de entrada.

Figura N4 Compuerta OR en sus diferentes configuraciones

Figura N5 Tabla de verdad para las diferentes configuracion de la


compuerta OR

Figura N6 Algunas variantes de la compuerta AND

TIEMPO DE RETARDO DE PROPAGACIN.


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Este para metro limita la frecuencia o velocidad de conmutacio n a la que un circuito


lo gico puede operar. Cuando se aplican a los circuitos lo gicos, los te rminos baja
velocidad y alta velocidad hacen referencia al retardo de propagacio n. Cuanto menor
sea el tiempo de propagacio n, mayor sera la velocidad del circuito y mayor sera la
frecuencia a la que puede operar. El tiempo de retardo de propagacio n, tP, de una
puerta lo gica es el intervalo de tiempo entre la aplicacio n de un impulso de entrada y
la aparicio n del impulso de salida resultante. Existen dos medidas diferentes del
tiempo de retardo de propagacio n asociado con una puerta lo gica, que se aplican a
todos los tipos de puertas ba sicas:

tPHL: es el tiempo entre un punto de referencia especificado en el impulso de


entrada y el correspondiente punto de referencia en el impulso de salida, cuando la
salida cambia del nivel ALTO (H) al nivel BAJO (L).

tPLH: es el tiempo entre un punto de referencia especificado en el impulso de


entrada y el correspondiente punto de referencia en el impulso de salida, cuando la
salida cambia del nivel BAJO (L) al nivel ALTO (H)

Figura N7 Tiempos de retardo en el cambio de estado de " 0" a "1"

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EL CIRCUITO 74LS04
Consta de 6 inversores con salida to tem-pole.

Figura N8 Esquema de las conexiones internas del circuito


integrado74LS04

La tabla de verdad de cada inversor es muy sencilla, simplemente invertimos


el valor de la entrada.

Tabla de la verdad del 7404


Entrada A Salida Q
H L
L H

Tabla N1 Tabla de verdad de la salida de los inversosres en el


74LS04

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EL CIRCUITO 74LS00
El TTL 74LS00 es una variante del 7400, su salida es de tipo Totem pole. El
74LS00 tiene cuatro compuertas NAND de 2 entradas, su uso esta muy
difundido en el a lgebra de Boole para implementar las funciones. Con estas
puertas lo gicas podemos invertir la sen al o generar una lo gica para activar
otro circuito integrado.
Estructura del TTL 74LS00:

Figura N9 Esquema de las conexiones internas del circuito


integrado74LS00

Tabla de los pines del 7400


PIN FUNCION TIPO DE PIN
Pin 1 Puerta 1 Entrada1 Input
Pin 2 Puerta 1 Entrada2 Input
Pin 3 Puerta 1 Salida Output
Pin 4 Puerta 2 Entrada1 Input
Pin 5 Puerta 2 Entrada2 Input
Pin 6 Puerta 2 Salida Output
Pin 7 GND GND
Pin 8 Puerta 3 Entrada1 Input
Pin 9 Puerta 3 Entrada2 Input
Pin 10 Puerta 3 Salida Output
Pin 11 Puerta 4 Entrada1 Input
Pin 12 Puerta 4 Entrada2 Input
Pin 13 Puerta 4 Salida Output
Pin 14 VCC +5V VCC +5V
Tabla N2 Tabla de funciones de los pines del circuito integrado
NAND 74LS00

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Figura N10 Equivalencia de circuitos

Tabla de la verdad de una puerta NAND de dos entradas


Entradas Salida
A B Q
0 0 1
0 1 1
1 0 1
1 1 0 Tabla
N3 Tabla de verdad de la compuerta NAND

GLITCH
En esta seccio n, se introduce y examina el problema de los impulsos de muy
corta duracio n (glitches) en los decodificadores desde un punto de vista
pra ctico. Un glitch es un pico de tensio n o de corriente (impulso) no deseado de
muy corta duracio n. Los circuitos lo gicos pueden interpretar estos impulsos
como una sen al va lida, originando fallos en el funcionamiento del circuito.

Algunos tipos de gliches son:

-Estticos.- Son pulsos espurios que a parecen al producirse un cambio en las


entradas que no produce cambo en el estado de salida.

-Dinmicos.- Son pulsos espurios que aparecen al producirse un cambio en las


entradas que deben producir un cambio en el estado de salida.

- Funcionales.- Son gliches que solo aparecen cuando se produce cambios en


ma s de una variable de entrada.

- Lgicos.- Son debidos a la realizacio n hardware del circuito y pueden


producirseaunque solo cambie de estado una entrada.

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Figura N11 Formas de onda del decodificador con glitches en la salida

Figura N11 Formas de onda del decodificador que muestran cmo los
estados de transicin de entrada producen glitches en las seales de salida.

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II. Parte experimental


EJERCICIO N1
Uso del circuito integrado NAND 74LS00

Equipos y Materiales
- 1 protoboard
- 1 integrado TTL 74SL00
- Cables de conexio n
- 1 fuente de 5v
- Multimetro

Esquema experimental

Figura N12 Esquema experimental

Procedimiento
Primero se implemento un circuito para verificar las salidas de el
circuito integrado NAND 74LS00 en el protoboard ( ver imagen A1 de
los anexos), se utilizo solo una compuerta lo gica, en este caso pin 1 y pin
2 como entradas y el pin 3 como salida, el pin 7 a tierra, el pin 14
alimentacio n de 5v ; teniendo presente que cuando ponemos el 0
lo gico se debe conectar a tierra y el 1 lo gico a la alimentacio n del
circuito. Seguidamente se comprobo la tabla de verdad para la puerta
lo gica NAND, mediante el multimetro dando un 1 lo gico como salida
de voltaje en 5v y 0 lo gico como salida de 0v.

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Figura N13 Esquemas experimentales del funcionamiento de la


compuerta NAND

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EJERCICIO N2: Oscilador de anillo


Equipos y materiales
- 1 Protoboard
- 1 TTL 74SL04
- Conectores
- Osciloscopio
-Generador de ondas

Esquema experimental

Figura N13 Esquema experimental del anillo de inversores usando 5


y 3 inversores como se muestra

Procedimiento
Primero se armo el circuito, poniendo el 74LS04 en el protoboard y
utilizando 5 compuertas lo gicas en el orden como muestra el esquema.
Seguidamente se conecto el generador de ondas, en este caso una onda
cuadrada a frecuencia de 1kHZ, a tierra del circuito la punta de tierra del
generador de ondas y la punta de salida de la onda del generador al pin
1 del integrado. Se conecta el integrado tanto a tierra del circuito (pin 7),
como a la fuente de 5 voltios (pin 14) ; asi mismo del pin 1 y el pin 10 a
tierra y a entrada de voltaje del osciloscopio respectivamente, como
muestra la imagen

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Ejercicio N3: Gliches


I. PARTE EXPERIMENTAL
Equipos y materiales
-1 osciloscopio

- 1 generador de ondas

- 1 integrado 74LS00

- 1 protoboard

- cables de conexio n

- Una fuente de 5v

Esquema experimental

Figura N14 Esquema experimental del anillo de inversores usando 5


y 3 inversores como se muestra

Procedimiento
Se implemento circuito en el protoboard, siguiendo el esquema indicado, para el
74LS00 el pin 7 a tierra del circuito , el pin 14 a la alimentacio n de 5v, del pin 2 va
conectado al pin 9, luego la salida pin 3 conectado a entradas pin 4 y pin 5,
seguidamente de la salida del pin 6 a las entradas del pin 12 y 13 , y posteriormente de
la salida pin 11 a las entradas del pin 9 y 10 y por u ltimo la salida del pin 8 a salida del
glitch. Cabe mencionar que se utilizo las 4 puertas lo gicas del integrado. La punta de
tierra del generador de ondas va a tierra de circuito, la otra punta va conectado
entrada del pin 9 del 74LS00. Del osciloscopio su punta tierra a tierra del circuito y la
otra punta de medicio n a entrada a 5 v.

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Figura N14 Vista del glitch experimentalmente a 500ns/Div usando osciloscopio


analogico

Figura N15 Comparacion en la entrada con retardo y sin retardo en osciloscopio


mediante programa de simulacin Multisim

Figura N16 Vista del glitch a 200ns/Div en la escala de tiempo mediante


programa de simulacin Multisim
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III. RESULTADOS
1. EL tiempo de retardo para 3 inversores es de 20ns y el
tiempo de retardo calculado con 5 inversores es de 40ns. El
tiempo de retardo por lo que a medida que se usa mas
inversores el tiempo de retardo aumenta.

2. El periodo de oscilacio n para un anillo de 3 inversores y 5


inversores son de 18ns y 22 ns respectivamente

Figura N17 Periodo de oscilacin para 3 inversores

Figura N18 Periodo de oscilacin para 5 inversores

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3. Al agregar un trozo de cable al anillo de 3 inversores ocurre


que el tiempo de retardo aumenta obteniendo la siguiente
imagen en el osciloscopio

Figura N19 Forma de onda aadiendo cable largo para 3 inversores

4. La tensio n en un inversor es de 1 voltio de entrada y 0 voltio


de salida, ya que la sen al pasa de alto a bajo.

5. La salida glitch ocurre porque en una de las entradas


tenemos la onda cuadrada directo del generador de sen ales y
en la otra entrada tenemos 3 compuertas Nand que hacen
que la sen al cambie de alto a bajo en 3 ocasiones generando
un tiempo de retardo entonces cuando la sen al sin retardo
pasa de alto a bajo ingresando la otra sen al aun no pasa de
alto a bajo generando que durante un corto periodo de
tiempo se genere un pulso falso o glicth.

IV. Conclusiones y Observaciones


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1. El TTL 74SL00 est compuesto por compuertas lgicas del tipo


NAND, las cuales cumplen con la lgica de Boole.
2. En el anillo de inversores se verifica con los resultados obtenidos
que el periodo aumenta conforme conforme aumenta la
cantidad de inversores
3. El retardo de propagacin es directamente proporcional a la
cantidad de inversores usados
4. Al haber un mayor tiempo de retardo la onda obtenida se va
convirtiendo en una onda triangular debido a que el tiempo de
subida y de bajada aumentan considerablemente.
5. El Glitch obtenido en la experiencia se obtuvo porque una de las
entradas de la compuerta nand tiene ms retardo que la otra
esto se debe a la cantidad de veces que cambio de estado la
seal hasta llegar a la entrada de la compuerta nand mientras
que la otra seal llego sin retardo generando una seal de salida
que no corresponde (glitch)

6. Es mala idea usar una entrada glitch como una entrada de


reloj para los contadores ,en donde los cambios de estado son
importantes para obtener el resultado esperado.

7. Se observo que es importante ajustar la escala de tiempo en el


osciloscopio debido a que los glitch ocurren en un tiempo en el
orden de nano segundos .

V. Referencias bibliogrficas
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http://electronica-teoriaypractica.com/circuito-7400-ttl-usos-
ejemplos-y-fotos/.
Electro nica digital combinacional (disen o, teora y pra ctica)-
A ngelAgustn Oliver.
Gua de clase
http://www.doe.carleton.ca/~jknight/97.267/267_04W/Asch
1HazShortJ.pdf
Guia de clase
Electro nica digital combinacional (disen o, teora y pra ctica)-
A ngel Agustn Oliver.

VI. Anexos

Imagen A1 " Montaje experimental de la verificacion de la tabla


de verdad del 74LS00"

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Imagen A2 "Montaje experimental Oscilador de anillo"

Imagen A3 "Montaje experimental del Ejercicio N3 Salida


glitchy"

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Imagen A4 "Oscilador de anillo con 5 inversores "

Imagen A5 "Oscilador de anillo con 3 inversores ,cables cortos"

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Imagen A6 "Oscilador de anillo con 3 inversores ,cable largo"

Imagen A7 "Glitch mostrado a la salida glicthy"

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