entity Control_ encendido is

port (
RST: in std_logic; -- Reset maestro
CLK: in std_logic; -- Reloj maestro
T24: in std_logic; -- Limite superior
T20: in std_logic -- Limite inferior
C: out std_logic --Encendido Calefaccion
);
end Control_encendido;
architecture FSM of Control_encendido is
signal Qn, Qp: std_logic; -- Estados de la maquina
begin
Combinacional: process (Qn, B, T)
begin
if (Qp=0) then
--Estado de apagado
C<= 0;
if (T20=0 and T24=0 ) then
--Ir a estado encendido
Qn <=1;
else
--permanecer apagado
Qn<=Qp;
end if;
else
--Estado de encendido
C<= 1;
If (T20=1 and T24=1) then
--Ir a estado de apagado
Qn<=0;
else
--Permanecer encendido
Qn<=Qp;
end if;
end process Combinacional;

Secuencial: process (RST, CLK)

begin
if (RST=0) then
Qp<= 0; -- Iniciar en apagado
elsif (CLK event and CLK=1) then
Qp<=Qn;
end if;
end process Secuencial;
end FSM;
 Estado Entradas/Transiciones Salida
S1 T20=1 T24=1 Calefaccin Apagada
Temp=24C T20=1 T24=0
T20=0 T24=1 Condicin que no existe
S2 T20=0 T24=0 Calefaccin Encendida
Temp=20C o T20=1 T24=0
incrementndose