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Prueba Circuitos Electrnicos Digitales Para Sistemas de Control

UNIDAD 3
Circuitos Lgicos Secuenciales
Como recordaras en la unidad pasada vimos los circuitos combinacionales, en estos las salidas solo
dependen del valor de las entradas. A diferencia de los circuitos combinacionales, en los circuitos
secuenciales se guarda memoria de estado, por lo cual, las salidas dependen tambin de los valores de las
salidas que tuvieron en un momento anterior, por lo que tienen una memoria digital.

Figura 36. Circuito lgico secuencial.


En esta unidad aprenders:
El funcionamiento de los Flip-Flops
Circuito contadores
Registros de corrimiento

Actividad de apertura. Circuitos lgicos secuenciales.


Renanse en binas, y contesten las siguientes preguntas:

Figura 37. Ejemplos de circuitos lgicos secuenciales.

1. Cmo es la secuencia de las luces en un semforo?____________________________________________


________________________________________________________________________________________

2. Cmo es la secuencia de iluminacin de los nmeros que indican el piso al cual llega un elevador? _____
________________________________________________________________________________________
________________________________________________________________________________________

3. Cmo es la secuencia del contador de goles de un futbolito?___________________________________


________________________________________________________________________________________

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4. En que se parecen las secuencias de las luces del semforo, la iluminacin de los nmeros del elevador y
el marcador del futbolito?___________________________________________________________________
________________________________________________________________________________________

3.1 Latch
Los circuitos Latch son una combinacin de compuertas lgicas NAND o NOR que pueden almacenar un bit
de informacin. Los latch tienen dos salidas las cuales son Q y Q , las cuales siempre se encuentran en
estados opuestos. Si Q=1 entonces Q =0, en este caso se dice que el latch est inicializado (SET) o activo. Si
Q=0 entonces Q =1, en este caso se dice que el latch est reinicializado (RESET) o inactivo.

3.1.1 Latch de compuerta NAND


El circuito de FF ms bsico puede crearse a partir de dos compuertas NAND o de dos compuertas NOR. En la
siguiente figura se muestra el latch de compuerta NAND y su tabla de verdad. En este latch la salida de la
compuerta NAND-1 est conectada a una de las entradas de la compuerta NAND-2 y viceversa.

Set Reset Salida


1 1 Sin cambio
0 1 Q=1
1 0 Q=0
0 0 Invalido*
*Produce Q=Q =1

Figura 38. Latch de compuerta NAND y su tabla de verdad.

, son las salidas del latch. Bajo condiciones normales,


Las salidas de las compuertas identificadas como Q y Q
una salida siempre ser el inverso de la otra.

Existen dos entradas para el latch: la entrada SET (inicio) es la que establece Q en estado 1 y la entrada
RESET (reinicio o borrado) es la que establece Q en estado 0. Por lo general las entradas SET y RESET
permanecen en el estado ALTO, y una de ellas cambiara al estado BAJO mediante un pulso cada vez que se
quiera cambiar el estado de las salidas del latch. Cuando SET=RESET=0 se trata de establecer y borrar al latch
al mismo tiempo, y produce Q=Q =1, por lo cual esta condicin de entrada no debe utilizarse.

3.1.2 Latch de compuerta NOR


En la siguiente figura se muestra el latch de compuerta NOR y su tabla de verdad. En este latch la salida de la
compuerta NOR-1 est conectada a una de las entradas de la compuerta NOR-2 y viceversa. Como se puede
observar este arreglo es similar al latch de compuerta NAND solo que las salidas Q y Q aparecen en
posiciones invertidas.

Set Reset Salida


0 0 Sin cambio
1 0 Q=1
0 1 Q=0
1 1 =0
Invalido Produce Q=Q

Figura 39. Latch de compuerta NOR y su tabla de verdad.

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y Q, son las salidas del latch. Bajo condiciones normales,
Las salidas de las compuertas identificadas como Q
una salida siempre ser el inverso de la otra.

Existen dos entradas para el latch: la entrada SET es la que establece Q en estado 1 y la entrada RESET es la
que establece Q en estado 0. Por lo general las entradas SET y RESET permanecen en el estado BAJO, y una
de ellas cambiara al estado ALTO mediante un pulso cada vez que se quiera cambiar el estado de las salidas
del latch. Cuando SET=RESET=1 se trata de establecer y borrar al latch al mismo tiempo, y produce Q=Q =0,
por lo cual esta condicin de entrada no debe utilizarse.

NOTA: Cuando se aplica energa aun circuito, no es posible predecir el estado inicial de la salida de un flip-
flop si sus entradas SET y RESET se encuentran en su estado inactivo. Se tiene la misma probabilidad de que
el estado inicial sea Q=0 que Q=1.

3.2 Flip-Flops

El flip-flop (FF) es un elemento de memoria que almacena un bit de informacin y est formado por un
conjunto de compuertas lgicas. Al flip-flop tambin se le conoce como multivibrador biestable, este es el
nombre tcnico ms adecuado en espaol para un flip-flop.

El Flip-Flops es sncronos, esto significa que el estado de sus salidas es controlado por una seal de reloj
(clock o clk).

La seal de reloj es una seal binaria la cual oscila entre estado ALTO (1) y BAJO (0) y grficamente toma la
forma de una onda cuadrada.
1
0
Transicin de pendiente positiva Transicin de pendiente negativa
Figura 40. Seal de reloj.

Los Flip-Flops que utilizan la seal de reloj para sincronizarse pueden segn su construccin cambiar el
estado de su salida en una transicin de pendiente positiva (cambio de 0 a 1) o en una transicin de
pendiente negativa (cambio de 1 a 0) de la seal de reloj.

El circuito integrado utilizado comnmente


para generar la seal de reloj u onda cuadrada
es el 555 al ser conectado como multivibrador
astable como se muestra en la siguiente
figura.

En este circuito el periodo de la salida de la


onda cuadrada se puede modificar variando el
valor de resistencia del potencimetro.

Figura 41. Circuito de reloj con 555.

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3.2.1 Fli-Flop S-R

El latch NOR es un circuito secuencial asncrono, pero si agregamos un circuito de conduccin de pulsos de
reloj formado por dos compuertas AND podemos obtener un flip-flop sincronizado por reloj S-R.

Figura 42. Flip-Flop S-R.

En este flip-flop las entradas S (SET) y R (RESET) controlan su estado de la misma forma como se describi
antes para el latch de compuerta NOR, pero este flip-flop solo puede cambiar de estado cuando una seal
que se aplica a su entrada de reloj (clock o CLK) realiza la transicin de 0 a 1 (transicin de pendiente
positiva).

En las siguientes figuras se muestra el smbolo lgico para un flip-flop sincronizado por reloj en S-R, la tabla
de verdad que muestra cmo responder la salida del flip-flop a la transicin de pendiente positiva () en la
entrada CLK (C) para las diversas combinaciones de las entradas S y R, y las formas de onda que ilustran la
operacin del flip-flop S-R sincronizado por reloj.

S R C Salida
0 0 Sin cambio
1 0 Q=1
0 1 Q=0
1 1 Invalido*
*Produce Q=Q =0
= TPP de la seal de reloj

Figura 43. Flip-flop SR, tabla de verdad y formas de onda.

3.2.2 Fli-Flop J-K

Si al latch NOR le agregamos un circuito de conduccin de pulsos de reloj formado por dos compuertas AND
de 3 entradas podemos obtener un flip-flop sincronizado por reloj J-K.

Figura 44. Flip-flop JK.

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En este flip-flop las entradas J y K controlan su estado de la misma forma que las entradas S y R controlan el
flip-flop S-R al momento de una transicin de pendiente positiva, pero con la diferencia de que la condicin
J=K=1 (modo de conmutacin) no produce una salida ambigua, sino que el FF siempre cambiara a su estado
opuesto cuando ocurra una transicin de pendiente positiva.

En las siguientes figuras se muestra el smbolo lgico para un flip-flop sincronizado por reloj en J-K, la tabla
de verdad que muestra cmo responder la salida del flip-flop a la transicin de pendiente positiva () en la
entrada CLK (C) para las diversas combinaciones de las entradas S y R, y las formas de onda que ilustran la
operacin del flip-flop J-K sincronizado por reloj.

J K C Salida
0 0 Sin cambio
1 0 Q=1
0 1 Q=0
1 1 Conmuta o Bscula
= TPP de la seal de reloj

Figura 45. Flip-flop JK, tabla de verdad y formas de onda.

3.2.3 Fli-Flop D

El flip-flop D es una modificacin del latch NAND y recibe su nombre debido a su capacidad de transferir
datos.

A diferencia de los flip-flop S-R y J-K, este flip-flop


solo tiene una entrada de control sncrona D
(Datos). El flip-flop D funciona de la siguiente
manera: Q cambiara al mismo estado que est
presente en la entrada D cuando ocurra una
transicin de pendiente positiva en su entrada CLK. Latch NAND

Figura 46. Flip-flop D.

En las siguientes figuras se muestra el smbolo lgico para un flip-flop sincronizado por reloj en D, la tabla de
verdad que muestra cmo responder la salida del flip-flop a la transicin de pendiente positiva () en la
entrada CLK (C) para las diversas combinaciones de la entrada D, y las formas de onda que ilustran la
operacin del flip-flop D sincronizado por reloj.

D C Salida
0 Q=0
1 Q=1
= TPP de la seal de reloj

Figura 47. Flip-flop D, tabla de verdad y formas de onda.

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Actividad de aprendizaje 17. Los Flip-Flops


Consulta en internet la configuracin de terminales de los siguientes Flip-Flops JK y pega una imagen de
ellos:
Circuito integrado Configuracin de terminales

Flip-Flop JK

74LS73

Flip-Flop JK

74LS76

3.3 Registros de corrimiento

Los registros de corrimiento son circuitos secuenciales formados por un conjunto de Flip-Flops que pueden
clasificarse de acuerdo con la forma en que pueden introducirse datos en el registro para su
almacenamiento y la forma en que se envan los datos de salida desde el registro.

3.3.1 Entrada en paralelo/salida en paralelo


La transferencia de datos en paralelo se realiza por medio de un cable para cada bit del nmero binario a
transmitir. De esta manera los bits de un nmero binario ingresan de manera simultnea al registro en
donde son almacenados hasta el momento en el que salen del registro de manera simultnea.

Figura 48. Registro de corrimiento entrada paralelo/ salida paralelo.

En la siguiente figura se muestra un registro de corrimiento con entrada en paralelo y salida en paralelo
formado por cuatro Flip-Flops D, en este circuito cada una de las entradas D de los Flip-Flops recibe un bit
del dato a transferir para ser almacenado. Dado que las entradas de reloj de todos los Flip-Flops estn
conectadas entre s, estos cambian de estado al mismo tiempo, por lo que en el momento en que la seal de
reloj tenga una transicin de pendiente positiva el bit es transferido a la salida Q de cada Flip-Flop.

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