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Fundamentos de

computadores

TEMA 3. BLOQUES
COMBINACIONALES BSICOS
Objetivos FCO

Conocer el funcionamiento de los circuitos


combinacionales siguientes:
Decodificadores
Codificadores
Multiplexores
Demultiplexores

1
ndice FCO

1. Introduccin
2. Decodificadores
1. Decodificadores binarios
2. Composicin de decodificadores binarios
3. Decodificadores no binarios
3. Codificadores
4. Multiplexores
1. Composicin de multiplexores
2. Multiplexores para datos de n bits
5. Demultiplexores

2
Introduccin (i) FCO

En el tema anterior se han estudiado los principios


bsicos necesarios para abordar la descripcin e
implementacin de circuitos digitales a partir de las
puertas lgicas elementales.

En este tema se aplicarn dichos principios para


comprender el funcionamiento e implementacin de
los circuitos combinacionales bsicos ms utilizados.

3
Introduccin (ii) FCO

Estos circuitos implementan funciones sencillas


Se pueden encontrar integrados en pastillas (chips)

Se estudiar la importancia de dichos circuitos como


elementos bsicos en la implementacin de las
diferentes unidades funcionales del computador y en
la transferencia de informacin entre ellas.

4
Introduccin (iii) FCO

En un circuito combinacional, la relacin entre las


entradas y las salidas puede expresarse mediante una
funcin lgica
El valor de las salidas en un instante dado depende
exclusivamente del valor de las entradas en ese instante

Las puertas lgicas introducen un pequeo retardo


entre la entrada y la salida (del orden de nanoseg.)
En un circuito combinacional real los cambios en las
entradas se manifiestan en las salidas con un retardo
El retardo depende del tipo de puertas, su n de entradas y
el nivel del circuito
5
Decodificadores FCO

m DEC n n>m
entradas man salidas

Decodificadores binarios
m entradas y n = 2m salidas (2 a 4, 3 a 8, 4 a 16)
Decodificadores de BCD a 7 segmentos
4 entradas y 7 salidas
Decodificadores de BCD a decimal
4 entradas y 10 salidas

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Decodificadores binarios (i) FCO

Decodificador binario

Menor
peso S0 ENTRADAS SALIDAS
A S1 B A S3 S2 S1 S0
(LSB)
B S2 0 0 0 0 0 1
S3 0 1 0 0 1 0
1 0 0 1 0 0
Mayor 1 1 1 0 0 0
peso
Las salidas son mutuamente excluyentes
(MSB)

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Decodificadores binarios (ii) FCO

Uso de un decodificador binario para habilitar dispositivos:


Decod.2 a 4
S0
E0 S1
E1 S2
Bus de
S3
direcciones

UCP E/S3 E/S2 E/S1 E/S0

Bus de datos

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Decodificadores binarios (iii) FCO

Diseo de un decodificador binario


ENTRADAS SALIDAS Las funciones de salida slo valen 1 para una
B A S3 S2 S1 S0 valoracin No se podrn formar grupos por
0 0 0 0 0 1
0 1 0 0 1 0 Karnaugh No hay simplificacin posible, sirve
1 0 0 1 0 0 la forma cannica para obtener la expresin
1 1 1 0 0 0 algebraica.

A
(0)
S0=B A = B,A
(1)
S1=B A = B,A
(2)
S2=B A = B,A
B
(3)
S3=B A = B,A

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Decodificadores binarios (iv) FCO

ENTRADAS SALIDAS
Con entrada de habilitacin G B A S3 S2 S1 S0
(Enable o strobe)
0 X X 0 0 0 0
A S0 1 0 0 0 0 0 1
S1 1 0 1 0 0 1 0
B S2 1 1 0 0 1 0 0
G S3 1 1 1 1 0 0 0

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Decodificadores binarios (v) FCO

Circuito integrado 74LS139


ENTRADAS SALIDAS
/G B A /S3 /S2 /S1 /S0
A A S0 /S0
B S1 /S1 1 X X 1 1 1 1
B
S2 /S2 0 0 0 1 1 1 0
/G G S3 /S3 0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1
Entrada de habilitacin y salidas activas
a nivel bajo. Se indica con los crculos
en el smbolo lgico y las barras en los
nombres de las variables.

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Composicin de decodificadores (i) FCO

Tamao ms grande existente en el mercado: 4 a 16


Podemos implementar decodificadores mayores combinando o
componiendo decodificadores ms pequeos en paralelo
Ejemplo: Decod.de 3 a 8 (con decodificadores de 2 a 4)
E2 E1 E0 NO SE ACTIVA
A S0 /DEC0
0 0 0 /DEC0 B S1 /DEC1

0 0 1 /DEC1 1 S2 /DEC2
G S3 /DEC3
0 1 0 /DEC2
0 1 1 /DEC3
E0 A S0 /DEC4
1 0 0 /DEC4
/DEC5
E1 B S1
1 0 1 /DEC5
0
1 S2 /DEC6
1 1 0 /DEC6 E2 G S3 /DEC7
1 1 1 /DEC7
SE ACTIVA

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Composicin de decodificadores (ii) FCO

Decodificador de 3 a 8 utilizando dos decodificadores de 2 a 4


y otro de 1 a 2:
/DEC 0
A S0
S1 /DEC 1
B
S2 /DEC 2
G S3 /DEC 3

/DEC 4
E0 A S0
S1 /DEC 5
E1 B
S2 /DEC 6
G S3 /DEC 7

E2 A S0
S1

13
Composicin de decodificadores (iii) FCO

Decod. de 4 a 16 con decodificadores de 2 a 4 (74LS139)


E3 E2 E1 E0
E0 A S0 /DEC0
(0) 0 0 0 0 /DEC0 E1 B S1 /DEC1
(1) 0 0 0 1 /DEC1 S2 /DEC2
G S3 /DEC3
(2) 0 0 1 0 /DEC2
(3) 0 0 1 1 /DEC3
(4) 0 1 0 0 /DEC4 A S0 /DEC4
(5) 0 1 0 1 /DEC5 B S1 /DEC5
S2 /DEC6
(6) 0 1 1 0 /DEC6 E2 A S0 G S3 /DEC7
(7) 0 1 1 1 /DEC7 E3 B S1
S2
(8) 1 0 0 0 /DEC8 G S3 A S0
/DEC9 /G /DEC8
(9) 1 0 0 1 B S1 /DEC9
(10) 1 0 1 0 /DEC10 S2 /DEC10
G S3 /DEC11
(11) 1 0 1 1 /DEC11
(12) 1 1 0 0 /DEC12
(13) 1 1 0 1 /DEC13 A S0 /DEC12
B S1 /DEC13
(14) 1 1 1 0 /DEC14 S2 /DEC14
(15) 1 1 1 1 /DEC15 G S3 /DEC15

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Composicin de decodificadores (iv) FCO

E3 E2 E1 E0 E0 0 A S0 /DEC0
E1 1 B S1
S2
/DEC1
/DEC2
(0) 0 0 0 0 /DEC0
/DEC1 G S3 /DEC3
(1) 0 0 0 1
(2) 0 0 1 0 /DEC2
(3) 0 0 1 1 /DEC3 A S0 /DEC4
0 1 0 0 /DEC4 B S1 /DEC5
(4) S2 /DEC6
(5) 0 1 0 1 /DEC5 E2
0 A S0 G S3 /DEC7
(6) 0 1 1 0 /DEC6 E3 0 B S1
S2
(7) 0 1 1 1 /DEC7 /G G S3 A S0 /DEC8
(8) 1 0 0 0 /DEC8 0 B S1 /DEC9
(9) 1 0 0 1 /DEC9 S2 /DEC10
G S3 /DEC11
(10) 1 0 1 0 /DEC10
1 0 1 1 /DEC11
(11) Ejemplo de /DEC12
(12) 1 1 0 0 /DEC12 A S0
(13) 1 1 0 1 /DEC13 entrada: 0010 B S1 /DEC13
S2 /DEC14
(14) 1 1 1 0 /DEC14 G S3 /DEC15
(15) 1 1 1 1 /DEC15

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Decodificadores no binarios (i) FCO

Decodificador BCD a 7 segmentos (salidas no excluyentes)


a a ENTRADAS SALIDAS
DECIMAL D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
f g b f g b 1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
e d c e d c 3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
a a 6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
f g b f g b 9 1 0 0 1 1 1 1 0 0 1 1
a
e d c e d c a
A DEC b
c f g b
B d
C BCD a e
D f e d c
7 seg. g
4 entradas 7 salidas

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Decodificadores no binarios (ii) FCO

Decodificador BCD a decimal


ENTRADAS SALIDAS
DECIMAL D C B A S0 S1 S2 S3 S4 S5 S6 S7 S8 S9
0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 1 0 0 0 0 0 0 0 0
2 0 0 1 0 0 0 1 0 0 0 0 0 0 0
3 0 0 1 1 0 0 0 1 0 0 0 0 0 0
4 0 1 0 0 0 0 0 0 1 0 0 0 0 0
5 0 1 0 1 0 0 0 0 0 1 0 0 0 0
6 0 1 1 0 0 0 0 0 0 0 1 0 0 0
7 0 1 1 1 0 0 0 0 0 0 0 1 0 0
8 1 0 0 0 0 0 0 0 0 0 0 0 1 0
9 1 0 0 1 0 0 0 0 0 0 0 0 0 1

S0
S1
S2
A DEC S3
4 entradas B S4 10 salidas
C BCD a S5
D S6
DECIMAL S7
S8
S9

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Codificadores (i) FCO

Funcin opuesta al decodificador


E0
m COD S0 n
E1 n<m
entradas man Sn-1 salidas
Em-1

Codificador binario
m = 2n entradas y n salidas
La salida codifica en binario el nmero de la entrada activa
Se emplean en subsistemas de entrada/salida
Ejemplo: el cdigo de salida identifica el dispositivo que realiza
una peticin al procesador
Es necesario establecer una prioridad en las entradas si stas
pueden activarse a la vez

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Codificadores (ii) FCO

Codificador binario (con prioridad)


ENTRADAS SALIDAS
E3 E2 E1 E0 S1 S0 E
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 X 0 1 1
0 1 X X 1 0 1
1 X X X 1 1 1

Las entradas de ms peso tienen prioridad sobre las de menos peso


La salida E indica al menos una entrada activa en el codificador

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Multiplexores (i) FCO

Muy utilizados en los caminos que sigue la


informacin en los sistemas informticos
Las lneas de seleccin indican qu entrada se
obtendr en la salida

2n
entradas MUX 1 salida
de datos
n entradas
de seleccin

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Multiplexores (ii) FCO

ENTRADAS DE SALIDA
E0 S
SELECCION
E1
B A S
E2
0 0 E0 E3
0 1 E1 B A Menor
1 0 E2
1 1 E3 peso
(LSB)
Tabla de verdad
ENTRADAS ENTRADAS SALIDA Mayor
DE DE peso
SELECCION DATOS
B A E3 E2 E1 E0 S
(MSB)
0 0 X X X 0 0
0 0 X X X 1 1
0 1 X X 0 X 0
0 1 X X 1 X 1
1 0 X 0 X X 0
1 0 X 1 X X 1
1 1 0 X X X 0
1 1 1 X X X 1

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Multiplexores (iii) FCO

Ejemplo de diseo de un MUX de 2 entradas


A E1
E0 E0 00 01 11 10
S 0
2 6 4
E1 A E1 E0 S 0 0 0 1 0
A
1 3 7 5
0 0 0 0 0 1 1 1 1 0
1 0 0 1 1
Mapa de Karnaugh
A E1 E0 S 2 0 1 0 0
3 0 1 1 1
0 X 0 0 4 1 0 0 0
S = A E0 + A E1
0 X 1 1 5 1 0 1 0
1 0 X 0 6 1 1 0 1
1 1 X 1 7 1 1 1 1 S
E0
Tabla reducida Tabla extendida

E1
A

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Composicin de multiplexores (i) FCO

MUX de 8 entradas de datos con MUXs de 4 entradas de datos


D0 E0
D1 S
E1
S2 S1 S0 S D2 E2
D3 E3
D0 G B A
D1 E0
S
E1
0 0 0 D0 D2 E2
0 0 1 D1 D3 E3
D4 S 0
0 1 0 D2 D5 G B A
D6 0
0 1 1 D3 D7 D4 E0
S
1 0 0 D4 D5 E1
S2S1S0 D6 E2
1 0 1 D5 D7
E3
G B A
1 1 0 D6
1 1 1 D7 /Hab

S2 S1 S0

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Composicin de multiplexores (ii) FCO

Mtodo general. Ejemplo:


Se desea implementar un multiplexor de 1024 a 1 a base de
una composicin con multiplexores de 3 entradas de
seleccin. Cuntos se necesitan y cmo se organizan?
E0
E1
E2
E3
E4 S
E5
E6
E7
Multiplexor de 3 entradas de seleccin
C BA

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Composicin de multiplexores (iii) FCO

Para cubrir 1024 entradas con mux. de 8 entradas


necesitamos 1024 / 8 = 128 mux. de 8 entradas en el nivel 1.
Para cubrir las salidas de esos 128 multiplexores
necesitamos 128 / 8 = 16 mux. de 8 entradas en el nivel 2.
Para cubrir las salidas de esos 16 multiplexores
necesitamos 16 / 8 = 2 mux. de 8 entradas en el nivel 3.
Para cubrir las salidas de esos 2 multiplexores
necesitamos: 1 mux. de 2 entradas en el nivel 4.
Este ltimo se puede implementar tambin con 1 mux. de 8 entradas:
E0


E1
128 + 16 + 2 + 1 = E0 E2
S E3 S
147 multiplexores de 8 E1 A E4
entradas E5
E6
E7 CBA

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Multiplexores para datos de n bits (i) FCO

Construccin de multiplexores de datos de ancho


mayor que 1 bit.
Ejemplo: MUX de 8 entradas de datos de 4 bits
MUX0
MUX1
D00 E0 MUX2 4
D01
E1 E0 MUX3 D0
D02
E2 E1 E0 D1
D03
E2 E1 E0 D2
E3 E2 E1
... E4 E3S
E4 E3S E2
S0
S1
D3
D4 S
4
E5 E4 E3S S2
E6 E5 E4 S S3 D5
D70 E7 E6 E5 D6
D71 E7 E6 E5 D7
D72 E7 E6
D73 C S1
S2 B A E7
C B A C B A
C B A
C B A

C B A

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Multiplexores para datos de n bits (ii) FCO

Ejemplo de uso de un MUX de 4 entradas

0
Datos Datos
E0 S
1 E1
E2 MUX
E3
2 B A

E3
E2 COD S1
E1 4a2 S0
E0

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Demultiplexores FCO

Se pueden construir a partir de decodificadores


Pueden ser utilizados para habilitar dispositivos

1 DEMUX 2n
entrada salidas

ENTRADAS SALIDAS n entradas


SELECCION de seleccin
Dato B A S3 S2 S1 S0
0 X X 0 0 0 0 S0
1 0 0 0 0 0 1 dato G S1
1 0 1 0 0 1 0 DECO S2
S3
1 1 0 0 1 0 0
B A
1 1 1 1 0 0 0

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Fundamentos de
computadores

TEMA 3. BLOQUES
COMBINACIONALES BSICOS