Mapas de Karnaugh

FIGURA410 Cireuito para la figura 4-9(4) implementado mediante cel uso del chip NAND 74HIC00. eee ‘Sxccidn 4-5/Méropo DE MAPaS Dz KARNAUGH 133 estén ambas en ALTO, sin importar el estado de P. Lo anterior concuerda con ta ecuacién, Ta implementacién AND/OR para este cireuito se muestra en la figura 4-9(b). (Paso 5) Para implementar este circuito usando el chip NAND de dos entradas 74HC00, debemos convertir cada una de las compuertas y el INVERSOR en sus compuertas NAND equivalentes (con base en la seccién 3-12). Fsto se muestra en la figura 4-9(¢) Es evidente que podemos eliminar los inversores dobles para producir la implemen- ‘tacién con compuertas NAND que se muestra en la figura 4-9(d). El circuito alambrado final se obtiene mediante la conexién de dos de tas compuertas NAND en el chip 74HICOO. Este chip CMOS tiene la misma configuracién de ‘compuertasy los mismos nimeros de terminales que el chip 741800 TTL de la figura 331. Ta figura 4-10 muestra el circuito alambrado con ntimeros de terminales, inclu- yendo las terminales +5 y tiozra (GND). También incluye un transistor excitedor de salida y un LED para indicar el estado de la salida S. +5V 4-5 METODO DE MAPAS DE KARNAUGH ‘El mapa de Karnaugh (mapa K) es una herramienta grafica que se utiliza para sit ficar una ecuaci6n l6gica 0 convertir una tabla de verdad en su correspondiente cir- ccuito 1égico mediante un proceso simple y ordenado. Aunque un mapa K puede usarse para problemas en los que se involucre cualquier nimeto de variables de entrada, ‘su utilidad practica estd lirmitada a cinco 0 seis variables. Los siguientes problemas ‘estardn fimitados a un méximo de cuatro entradas, ya que los problemas con cinco o mis entradas son demasiado complicados v se resuélven meior mediante el uso de un programa de computadora,134 (b) tres y (e) evatro variables. (Cantruto 4/CIRCULTOS LOGICOS COMBINACIONALES Formato del mapa de Karnaugh Al igual que una tabla de verdad, el mapa K es un medio para mostrar la relacién ‘entre las entradas l6gicas y la salida deseada. La figura 4-11 muestra tres ejemplos de mapas K para dos, tres y cuatro variables, junto con sus carrespondientes tablas de verdad. Estos ejemplos ilustran los siguientes puntos importantes: 1. La tabla de verdad proporciona el valor de la salida X para cada combinacién de valores de entrada, El mapa K proporciona la misma informacién en un for- ‘mato distinto. Cada caso en Ia tabla de verdad corresponde a una casilla en el ‘mapa K_ Por ejemplo, en la figura 4-11(a) Ia condici6n A = 0,8 = 0 corresponde Ia casilla A B en el mapa K. Como la tabla de verdad muestra X = 1 para este caso, se coloca un 1 en a casilla AB del mapa K.De manera similar, la condicion A=1,B=1en la tabla de verdad corresponde a la casilla AB del mapa K.Como X= 1 para este caso, se coloca un 1 en la casilla AB. Todas las demas casillas se Menan con 0s. Esta misma idea se utiliza en los mapas con tres y cuatro variables que se muestran en la figura. 2. Las casillas del mapa K se etiquetan de manera que las casillas adyacentes en forma horizontal difieran sélo por una variable Por ajempla, In caailla de ta esquina superior izquierda en el mapa de cuatro variables es. A B C D,mientras que la casilla que se encuentra justo a su derecha es AB C D (sélo la yariable Des distinta). De manera similar, las casillas adyacentes verticalles s6lo difie- BB 1}6 alo |a @ ee aafa | Fala lo as} a lo as}o | o ® © cp co oD wlols}olo aalo|1|o}o x=ason + asco | + ABCD + ABCD | & ©FIGURA 4:12 Ejemplos de agrupamientos de pares de 1s adyacentes ‘Sxccidn 4-5/Méropo DE Maras Dz KARNAUGH 135 ren por una variable. Por ejemplo, la casilla de la esquina superior izquierda es ABCD, mientras que la casilla que esté justo debajo es A B CD (s6lo ta variable Bes distinta). Observe que cada casilla en la fila superior se considera como adyacente a.una casilla correspondiente en Ja fila inferior. Por ejemplo, la casilla A BCD en la fila superior es adyacente a la casilla ABCD en la fila inferior, ya que s6lo difieren por la variable A.Podemos considerar que la parte superior del mapa se dobla para tocar su parte inferior. De manera similar, las casillas de la columna més a la izquierda son adyacentes a las correspondientes en la columna mas a Ja derecha, 3. Para que las casillas adyacentes en forma vertical y horizontal difieran silo por una variable, el etiquetado de arriba hacia abajo debe realizarse en el orden mostrado: AB, AB, AB, AB. Lo mismo aplica para el etiquetado de izquierda a Ueredha: CD, ED, CD, CD. 4. Una vez que se ha lenado un mapa K con 0s-y 1s, puede obtenerse la expresién de suma de productos para la salida X mediante la aplicacién de la operacién OR a todas las casillas que contengan un 1. En el mapa de tres variables de la figura 4-11(b), las casillasAB C,A BC, ABC y ABC contienen un 1, de manera que X=ABC~ ABC + ABC ~ ABC. Agrupamiento ‘La expresién para la salida X puede simplificarse mediante la combinacién apropiada de las casillas en el mapa K que contengan 1s. Al proceso para combinar estos 15 se le conoce como agrupamiento. Agrupamiento de pares (grupos de dos) ‘Lafigura 412(a)eselmapaX para clea vabla de verdad de tes variables. sce mapa contiene un par de 1s que son adyacentes en forma vertical; el primero representa a ‘ABCy ol sogundo a ABC. Observe que en estos dos términos, silo la variable A aparece oe ec aalo | o Ra} o | o as (4) ° X= ABC +ABC X= ABC + ABC vellal] 0 | “8° =AB aslo | o asfo lo @ oo Leis co cp oD oo ar Be raha/) 0 ae] 0 | 0 1 aslo | o as] 0 | 0 | 0 | 0 |x=Aaco+aBco X=ABC +ABC = BC ++ ABCD + ABCD as} o | o aa}o|o|o |o | =aac +aBD | |* 1G ® “Ag136 (Cariruo 4/CIRCULTOS LOGICS COMBINACIONALES tanto en forma normal como complementada (invertida), mientras que By C perma necen sin cambios. Estos dos términos pueden agruparse (combinarse) para obtener un resultante que elimine la variable 4, ya que aparece tanto en forma complementada como no complementada. Fs facil demostrarlo de la siguiente manera: X= ABC + ABC BCA + A) BCG) = BC Este mismo principio se aplica para cualquier par de 1s adyacentes en forma yertical u horizontal. La figura 4-12(b) muestra un ejemplo de dos 1s adyacentes on forma horizontal; los cuales pueden agruparse, y la variable C puede eliminarse ya ‘que aparece tanto en su forma no complementada como en su forma complementa- ca, para obtener un resultante de X = AB. ‘La figura 4-12(c) muestra otro ejemplo. En un mapa K, la fila superior y la fila inforior de casillas oe consideran adyacentes. Por endc, los dos to en cote mapa puc den agruparse para obtener un resultante de AB C + AB C-BC. Ta figura 4-12(d) muestra un mapa K que tiene dos pares de 1s que pueden agruparse. Los dos 15 en Ia fila superior son adyacentes en forma horizontal. Los os 1s en la fila inferior también son adyacentes ya que, en un mapa K la columna Inds a la iquierda y la cotumna mas a la derecha se considevan adyacentes. Cuando se agrupa el par de 1s de la parte superior se elimina la variable D (ya que aparece ‘como D y como D) para producir el término A BC. Al agrupar el par de la parte inferior se elimina la variable C para producir el término AB D. Después se aplica una ‘operacién OR a estos dos términos para obtener el resultado final para X. ‘En resumen: Al agrupar un par de 1s adyacentes en un mapa K se elimina la variable que ‘aparece tanto en forma no complementada como en forma complementada. Agrupamiento de cuddruples (grupos de cuatro) ‘Un mapa K puede contener un grupo de cuatro 1s que sean advacentes. A este erupo sele conoce como cuddruple.La figura 4-13 muestra varios ejemplos de este tipo. En Ja figura 4-13(a), los cuatro 1s son adyacentes en forma vertical y en la figura 4-13(b) ‘son adyacentes en forma horizontal. El mapa K de la figura 4-13(c) contiene cuatro Js en una casilla y se consideran adyacentes entre sf. Los cuatro 1s de Ia figura 4.14(a) también ann adyacentos, al igual qne tne de la Fgura 4-1%(e) ya que, eamn dijimos antes, las filas superior ¢ inferior se consideran como adyacentes entre si, al ‘igual que las columnas més a la izquierda y més a la derecha. Cuando se agrupa un cuddruple, el término resultante sélo contendra las variables que no cambian su forma en todas las casillas del cuddruple. Por ejemplo, en la figura 4-13(a) las cuatro casillas que contienen un 1 son A BC, ABC, ABC y ABC. Si examinamos estos términas descubriremos que s6lo la variable Cpermanece sin ‘cambios (tanto A como Baparecen en forma complementada y no complementada). Por ende, la expresién resultante para X es tan s6lo X = C. Esto puede demostrarse de la siguiente manera: iC + ARC + ABC + ABC = ACB + B) + ACB + B) AC + AC +A) =C xFIGURA 413 Ejemplos de agrupamiento de cuadruples. ‘Sxccidn 4-5/Méropo DE Maras Dz KARNAUGH 137 ec @ cw co op @ co co ob na 0 |(1) aa} ojo lo |o aa] 0 ° AB} o || 4 AB} o | 0 |o 0 AB! o o vo la wef] «le ° velo ia) wlolo lo | o na} o ° « = » X=AB es ce) cp cp ch «G5 60 9p cD. AB} o}o }o Jo AB) } oO | 0 1G as}o lo lo lo alofololo] afr] o |o © aslo lolol o abl J} o fo | o fo lf : (a) xen @ ! ' Como otro ejemplo, considere la figura 4-13(d), en donde las cuatro casillas que ‘contienen 1s son ABC D, AB CD, ABCD y ABCD. Al analizar estos términos podemos ver que silo las variables A y D permanecen sin cambios, de manera que la expre- sign simplificada para X es xX=4d Toque puede demostrarse de ta misma forma que se hizo antes. Fl lector deberd ‘comprobar cada uno de 10s otros casos de la figura 4-13 pata verificar las expresiones indicadas para X. Bn resumen: Al agrupar un cuddruple de ts adyacentes se eliminan las dos variables que ‘aparecen tanto en forma complementada como en forma no complementada. Agrupamiento de octetos (grupos de ocho) Aun grupo de ocho 1s adyacentes entre si se le conoce como octeto. La figura 4-14 muestra yarios ejemplos de octetos. Cuando se agrupa un octeto en un mapa de cuatro variables se eliminan tres de ellas, ya que slo una permanece sin cambios. Por ‘ejemplo, si examinamos las ocho casillas agrupadas en la figura 4-14(a) podremos ver que slo la variable B se encuentra en la misma forma para las ocho casillas: las demds variables aparecen en su forma complementada y no complementada. En consecuencia, para este mapa X = B. Ti lector puede verificar los resultados para Jos demas ejemplos de la figura 414 En resumen: Al agrupar un octeto de 1s adyacentes se eliminan las tres variables que aparecen tanto en su forma complementada como en su forma no complementada.138 FIGURAA.A Ejemplos de agrupamiento de octetos. (Canruto 4/CIRCULTOS LOGICOS COMBINACIONALES cD cp cp cb @ cp cp cb Blo lo Jo jo w\(a [a] o | o als fs aalla | a|/o |o wll [a [4 [a] valfa [a] o [o AB} o | 0 | 0 0 whe fa [a [a asl olo fo ]o as) [fo ]o || wl olo fo ]o as) s{]o ]o || ayapa |? 4 va) J] o fo [le ©) Proceso completo de simplificacién ‘Hemos visto eémo se puede utilizar el agrupamiento de pares, cuddruples y octetos ‘en un mapa K para obtener una expresi6n simplificada. Podemos resumir la regia para Ios agrupamientos de cualquier tamafio, de la siguiente manera: ‘Cuando una variable aparece tanto en su forma complementada como no ‘complementada dentro de un grupo, esa variable se elimina de la expresién. Tas variables que son iguales para todas las casillas del grupo deben apare- cer en Ia expresién final. ‘Debe quedar claro que un agrupamiento mayor de 1s elimina més variables. Para ser exacto, un agrupamiento de dos elimina una variable, un agrupamiento de ‘cuatro elimina dos variables y un agrupamiento de ocho elimina tres. Ahora utiliza remas este principin para ohroner una evpresién légica simplificada a partir de un mapa K que contenga cualquier combinacién de 1s y Os. Primero describiremos el procedimiento y después lo aplicaremos en varios ejemplos. Los siguientes pasas son el procedimiento mediante el uso del método del mapa K, para simplificar una expresi6n booleana’ Paso 1 Construya el mapa K y coloque 1s en Jas casillas que correspondan a los 1s en la tabla de verdad. Coloque 0s en tas demas casillas. Paso 2 Examine el mapa en busca de 1s adyacentes y marque los que no sean adya- ‘centes con cualquier otro 1. A éstos se les conoce como 1s aislados. Paso 3 A continuacién busque los 1s que sean adyacentes sélo con otro 1. Agrupe ‘cualquier par que contenga este tipo de 1s. Paso 4 Agrupe cualquier octeto, atin y cuando contenga algunos 1s que ya sehayan agrupado. aso 5 Agrupe cualquier cuddruple que contenga uno 0 mas 15 que no se hayan agrupado ya, asegurindose de utilizar el niimero minimo de grupos.FIGURA 4:15 jemplos 4-10 al 4.12. ‘Sxccidy 4-5/Méropo DE MAPAS DE KARNAUGH 139 Paso 6 Agrupe cualquier par necesario para incluir todos los 1 que no se hayan agru- ado todavia, asegurdindase de utitizar el nirmero minimo de agrupamientas. ‘Paso 7 Forme la suma OR de todos tos términos generados, uno por cada grupo. En Ios siguientes ejemplos seguiremos al pie de cada uno de estos pasos y haremos referencia a ellos. En cada caso, la expresién légica resultante estara en su forma de suma de productos mas simple. zo La figura 4-15(a) muestra el mapa K para un problema con cuatro variables. Sup dremos que el mapa se obtuvo de la tabla de verdad del problema (paso 1). Las casillas estan numeradas para identificar cada uno de los grupos. eo cD co oD @) ww ojo i a Ale 210 W, @, + ac + BD A <4 npo grin 6, 1,15 7,10, 11 ac + Aco onpe sro e810 0 37 X= ABe + ROD + ABc + ACD 260 748 115 Paso 2 Ta casilla 4 es la tinica que contiene un 1 que no es adyacente con cualquier ‘tro 1 Se agrupa y se identifica como grupo 4. Paso 3 La casilla 15 es adyacente s6locon la casilla 11. Este par se agrupa y se identifica como grupo 11, 15. Paso 4 No hay octetos. Paso 5 Lascasillas6,7,10y 11 forman un cuddruple. Este cuddruple se agrupa (grupo 6, 7, 10, 13). Observe que la cacilla 11 se utiliza de nuevo, aun y cuando forma parte del grupo 11, 15.140 (Canfeuo 4/CIRCULTOS LOGICOS COMBINACIONALES ‘Paso 6 Ya se han agrupado todos los 1s. Paso 7 Cada grupo genera un término en la expresién para X. Fl grupo 4 es ABCD. El grupo 11, 15 es ACD (se elimina la variable B). El grupo 6, 7, 10, 11 es BD (Ge eliminan Ay C) | canoe | Considere el mapa K de la figura 4-15(b). Una vez ms podemos suponer que ya se hha realizado el paso 1. Paso 2 No hay 1s aistados. Paso 3 E11 en la casilla 3 es adyacente sélocon el 1 en la casilla 7. Al agrupar este par (grupo 3, 7) se produce el término ACD. Paso 4 No hay octetos. Paso 5 Hay dos cuédruples: Fi primero to forman los cuadros 5, 6,7 y 8. Al agrupar este cuddruple se produce el término AB. Fl segundo esta compuesto por las casillas 5, 6,9 y 10. Se debe agrupar este cuddruple, ya que contiene dos asillas que uo se la aycupalo ates, Al agrupario se produce BC. Paso 6 Ya se han agrupado todos los 1s. Paso 7 Se aplica la operacién OR a los términos generados por los tres grupos y se obtiene Ia expresién para X. | cewioere | Considere el mapa K de la figura 4-15(¢): Pann 2 No hay ts Paso 3 Fl 1 en Ia casilla 2¢s adyacente sélo para el 1 ena casilla 6. Fste par se agrupa para producir 4 CD. De manera similar, a casilla 9 es adyacente sélo con Ja casilla 10. Al agrupar este par se produce ABC. De igual forma, los grupos 7,8y 11, 15 producen los términos ABCy ACD, en forma correspondiente Paso 4 No hay octetos. Paso 5 Sélo hay un cuddruple formado por las casillas 6,7, 10 y 11.No obstante, este cuédruple no se agrupa debido a que todos los 1s que contiene ya se han incluido en otros grupos. Paso 6 Ya se han agrupado todos los ts. Paso 7 La expresién para X se muestra en la figura. Ec Considere el mapa K de la figura 4-16(a). islados. FIGURAS16 EI 6G co ob @co1co ob mismo mapa K oon dos soluciones correctas alo (i ijo fo aslo \a/ 0 | o Similares | alo LG) malo | wlio loo || ry ® o‘Succidn 4-5/Méropo DE Maras Dz KARNAUGH m1 Paso 2 No hay 18 aislados. ‘Paso 3 No hay 1s que sean adyacentes 610 con otro 1. Paso 4 No hay octetos. Paso § No hay cuadruples. Pasos 6 y 7 Hay muchos pares posibles. Fl agrupamiento debe utilizar el mimero minimo de grupos para tomar en cuenta a todos los 1s. Para este mapa hay dos grupos posibles, los cuales requieren sélo cuatro pares agrupados. Ta figura 4-16(a) muestra una solueién y su expresién resultante. Ta figura 416(b) muestra la otra. Observe que ambas expresiones son de la misma ‘complejidad, por lo cual ninguna es mejor que la otra. Cémo Ilenar un mapa K a partir de una expresién de salida Cando ta salida deseada se presenta como expresién booleana en ver de tabla de verdad, el mapa K puede llenarse mediante el uso de los siguientes pasos: 1. Cambie ta expresién a su forma SOP, en caso de que no se encuentre ya en esa forma. 2. Para cada término de productos en la expresién SOP, coloque un 1en cada casilla del mapa K cuya etiqueta contenga la misma combinacién de variables de ‘entrada. Coloque un 0 on todas las demée casillac. El siguiente ejemplo ilustra este procedimiento, EIEMPLO 414 Use un mapa K para simplificar la expresién y = C(A BD + D) + ABC +D. ‘Solucién 1. Multiplique ef primer término para obtener y = AB CD + CD + ABC+ D,que se encuentra ahora en la forma SOP. 2. Parwel término AB CD s6lo necesita colocar un 1 en Ia casilla AB C Del mapa K (figura 4-17). Para el término CD coloque un 1 en todas las casillas que tengan CD en sus etiquetas: AB CD, ABCD, ABCD, AB CD. Para el término ABC coloque um Len todasine casilas que tengan un ARCen ous etiqnetas: ARCH, ARCD Para fl rérmino D coloque un 1 en todas Ins casillas que tengan una D en sus etique- ‘tas: en todas las casillas de las cohumnas mas a la izquierda y masa la derecha. FIGURAG17 Ejemplo w ov w oo 414. af), 1,7, 7] +]afola lata fo | wala fa fo | 4 ala fala la yeahs O40 Ahora el mapa K esté leno y puede agruparse para simplificar Ia expresién. Verifi- que que un agrupamiente apropiade produzca la expresién y — AD + C+D.V2 (CanfruLo 4/CIRCULTOS LOGICOS COMBINACIONALES Condiciones “No importa” Algunos circuitos légicos pueden disefiarse de manera que haya ciertas condiciones de entrada para las cuales no existan niveles de salida especificados, por lo general, debido a que estas condiciones de entrada nunca ocurriran. En otras palabras, habra Cdertas combinaciones de niveles de entrada en lae que “no imporca” ela calda est en ALTO 0 en BAJO. Esto se ilustra en la tabla de verdad de la figura 4-18(a). scan) a a2 #8 scones "No a ‘peta debe Aes mfoye BE ee «=o 8 praia cas 0140 we} 0 | x alo | o See a te Serecmest 93 3 to = Guessemesmpe = 2 8 “ sare pie is wll (a) m) © Aqui la salida x no se especifica como 0 0 1 pata las condiciones 4, B, C = 1, 0, Oy A,B,C =0,1, 1. En yer de ello se muestra una x para estas condiciones. La x representa la condicién de “no importa”. Este tipo de condicién puede surgir debido avarias razones; es la mas comin que en algunas situaciones nunca podrén ocurrit ‘iertas combinaciones de entradas, por lo que no hay una salida especificada para ‘etas condiciones. Un diseitador de eircuitos tione la libertad de hacer que le salida para cualquier ‘condicién de “no importa” sea un 0 0 un 1 para producir la expresién de salida més simple. Por ejemplo, el mapa K para esta tabla de verdad se muestra en la figura 418(b), con una xen as casillas AB Cy ABC. Aqui la mejor opeién para el disefiador seria cambiar la x de la casilla AB C por un 1 y la xde la casilla ABC por un 0, ya ‘gue esto producitia un cuddiuple que puede agrupatse para producit <= A,como se ‘muestra en la figura 4-18(¢)- Siempre que ocurran condiciones de “no importa”, debemos decidir cual x se va ‘cambiar por 0 y eudl por 1 para producir el mejor agrupamiento del mapa K (es decir, el grupo mas grande que resulta en la expresién més simple). Esta decisién no siempre es fell. Varios de los problemas al final del capfculo le ayudardn a aumen- tar su experiencia para tratar los casos de “no importa”. He aqui otro ejemplo. Ear ‘Vamos a disefiar un circuito légico que controla la puerta de un elevador en un edificio de tres pisos. El circuito de la figura 4-19(a) tiene cuatro entradas. Mes una sefial ldgica que indica cuando se mueve el elevador (M = 1) o cuando esta detenido (M = 0). F1, F2y F3 son sefiales indicadoras de cada piso que, por lo general, estan en BAJO, y cambian a ALTO s6lo cuando el elevador est posicionado en ese piso. Por ejemplo, cuando el elevador esté alineado con el segundo piso, F2 = 1y FI F3 = 0.La salida del circuito es la sefial ABJERTO que, por lo general, esté en BAJO yeambia a ALTO cuando se va a abrir la puerta del elevador. ‘Podemos llenar la tabla de verdad para la salida ABIERTO [Figura 4-19(b)] de ta siguiente manera: 1. Como el elevador no puede alinearse con més de un piso ala ver, sélouna de las entradas de los pisos puede estar en ALTO en un momento dado. Esto signifiea ave todos aauelios casos en ia tabla de verdad en los que més de una entrada de piso esté en 1 seran condiciones de “no importa”. Podemos colocar una xen la‘Succidn 4.5/Méropo DE Maras Dz KARNAUGH 143 FIGURA419 Ejemplo ‘MFI F2_F3[JABIERTO 4s. 00 0 Of] 0 oo 0 ais oo 1 af) 3 oo 414i x mw rtF2eS ae a1 0 4{| x a4 4 of} x o4 414i x Moviendo o-oo elovador tooth 407 al] o io 1 ill x ‘ABIERTO pia ade +44 aff x +44 4{) x @) (b) F2Fa FORO aD FOES Fara Fora ara r2r3 mrilo | 4) x | 4 we o | falls wefa lx |x| x wil Go] wefo |x |x| x wrilolololo MFI} a |o |x |o MFil a | ao} o|o OPEN = Mi (Fi + F2+F3) © @ columna de la salida ABIERTO para los ocho casos en los que mas de una entra- daFest 2. Si analizamos los otros ocho casos, cuando M = 1 el elevador se esta moviendo, por lo que ABIERTO debe ser un 0 ya que no deseamos que se abra la puerta del ‘levador. Cuando M — 0 (el elevador cat detcnide) queremos que ABIERTO ~ 1 siempre y cuando una de las entradas de piso sea 1. Cuando M = 0 y todas las ‘entradas de piso son 0, el elevador estd detenido pero no esté alineado en forma apropiada con ninguno de 10s pisos, por lo que queremos que ABIERTO = 0 para ‘mantener la puerta cerrada, Ahora Ia tabla de verdad esta completa y podemos transferir su informacién al mapa K de la figura 4-19(c). El mapa s6lo tiene tres 1s, pero ocho condiciones de “no importa”. Al cambiar cuatro de estas casillas de “no importa” por 1s, pode- ‘mos produeir grupos de cuddruples que contengen Ios 1s originales [Figura 4-19(4)]. Esto es lo mejor que podemos hacer en cuanto a minimizar la expresién de salida ‘Verifique que los agrupamientos produzcan la expresi6n de salida que se muestra para ABIERTO. Resumen El proceso de mapa K tiene varias ventajas en comparacién con el método algebraico. F1 mapeo K es un proceso més ordenado, con pasos bien definidos en comparacién conel proceso de prueba y error que se utiliza algunas veces en la simplificacién alge- braica. Por lo general, el mapeo K requiere menos pasos, en especial para las expresiones que contienen muchos términos, y siempre produce una expresi6n minima,4 (Canfruto 4/CIRCUITOS LOGICOS COMBINACIONALES Sin embargo, algunos instructores prefieren el método algebraico debido a que requiere un profundo conocimiento del algebra booleana y no es tan sélo un pro- ‘cedimiento mecénico. Cada método tiene sus ventajas y, aunque la mayoria de los isefiadores légicos son adeptos en ambos, ser proficiente en uno de ellos es todo lo ‘que se necesita para producir resultados aceptables. Existen otras técnicas més complejas que utilizan los disefiadores para minimizar circuitos Idgicos con mds de cuatro entradas. Estas técnicas se adecuan en forma especial a los circuitos con grandes cantidades de entradas, en donde no puede considerarse el método algebraico ni el mapeo K. La mayoria de estas técnicas puede traducirse a un programa de computadora que realizard la minimizacién con ‘tase en los datos de entrada que suministre ta tabla de verdad o In expresién sin simptificar. FIGURA420 (@) Circuito OR exclusivo y su tabla de verdad; (b) simbolo tradicional de la compuerta XOR; (©) simbole IEEE/ANST para la compuerta XOR. 4-6 CIRCUITOS OR EXCLUSIVO Y NOR EXCLUSIVO Dos de los cireuitos Légicos especiales que co prosentan con mucha frecuencia on lor ‘sistemas digitales son el OR exclusivo y el NOR exclusivo. OR exclusivo Considere et cireutto 1ogico ae exito es figura 4-20(a). La expresi6n de salida de este cit = AB +AB #1 Lex-aoe @‘Succids 4-6/Cincurros OR exciusivo ¥ NOR ExcLusivo 145 La tabla de verdad que acompafia a este circuito muestra que x = 1 para dos casos: A= 0,8 =1 (el vérming AB)y A = 1, B =0 (el término AB), En otras palabras: Este circuito produce una salida en ALTO siempre que las dos entradas se ‘encuentran en los niveles opuestos. Este es el circuito OR exclusiva, que de aqui en adelante se abreviatd como XOR. Esta combinacién especifica de compuertas l6gicas se produce con mucha fre- ‘cuencia y es muy itil en ciertas aplicaciones. De hecho, al circuito XOR se le ha ‘torgado su propio simbolo, el cual se muestra en la figura 4-20(b). Se asume que este ‘simbolo contiene toda Ia ldgica dentro del circuito XOR y, por lo tanto, tiene Ia misma expresién légica y la misma tabla de verdad. Por lo general, al cireuito XOR se le conoce como compuerta XOR, y Io consideramos como otro tipo de compuerta Iégica. Ta la figura 4-20(c) se nuestra el sfmbolo TEET/ANST pata una compuerta XOR. Ti ssimbolo de notacién de dependencia (= 1) dentro del bloque indica que la salida serd activa en ALTO sélo cuando una de las entradas esté en ALTO. Una compuerta XOR sélo tiene dos entradas; no hay compuertas XOR de tres ni de cuatro entradas. Las dos entradas se combinan de manera que x — AB + AB. ‘Una forma abreviada que se utiliza algunas veces para indicar la expresion de salida XORes x=A@B ‘en donde el simbolo © representa la operacién de la compuerta XOR. ‘Acontinuacién se sintetizan las caracteristicas de una compuerta KOR: 1, Sélo tiene dos entradas y su salida es x=AB+AB=AOB 2. Su salida esté en ALTO sélo cuando las dos entradas se encuentran en niveles distintos. ‘Hay varios CIs disponibles que contienen compuertas XOR. Los que se listan a continuacién son chips que contienen cuatro compuertas XOR. 74LS86 Chip con cuatro compuertas XOR (familia TTL) 74C85 Chip con cuatro compuertas XOR (Farnilia CMOS) 74HC86 XOR (CMOS de alta velocidad) NOK exclusivo: El cireuito NOR exclusivo (que se abrevia como XNOR) opera en forma completa- mente opuesta al circuito XOR. La figura 4-21(a) muestra un cireuito XNOR y su tabla de verdad correspondiente. La expresién de salida es x=AB+AB Jo cual indica junto con la tabla de verdad que xseré 1 para dos casos: A ‘término AB) y A= B= 0 (el término A B). En otras palabras: =1¢el circuit XNOR produce una salida en ALTO siempre que las dos entradas se encuentran en el mismo nivel. De todo esto podemos deducir que la salida del circuito XNOR es el inverso ‘exacto de Ia salida del circuito XOR. El simbolo tradicional para una compuerta16 FIGURAS21 (@) Circuito NOR exclusivo; (b) simbolo tradicional parala ‘compuerta XNOR; (© simbolo TEEE/ANST, 2 & (Canfruto 4/CIRCULTOS LOGICOS COMBINACIONALES AB a8, A o ‘Simbolos de compverta XNOR_ pea a x2ho8 a SY 8 ae ” « XNOR se obtiene con sélo agregar un peauefio circulo en la salida del simbolo XOR figura 4-21(b)]. El simbolo [ER/ANSI agrega el pequetio triéngulo en la salida del simbolo XOR. Ambos simbolos indican una salida que cambia a su estado de activo ex BAJO cuando sélo una de las entradas esta en ALTO. ‘La compuerta XNOR también tiene silo dos entradas, y las combina de manera ane su salida sea x=AB+AB ‘Una forma abreviada de indicar ta expresién de salida de la compuerta XNOR es x= A@B Ja cual es el inverso de la operacién XOR. La compuerta XNOR se puede sintetizar dela siguiente maner: 1. Sélo tiene dos entradas y su salida es x=AB+AB=A@B 2. Su salida esti en ATL.TO sélo cando las dos entradas se encuentran en el mismo nivel. Hay varios CIs disponibles que contienen compuertas XNOR. Los que se listan ‘acontinuacién son chips que contienen cuatro compuertas XNOR. 7418266 Chip con euatro compuertas XNOR (familia TTL) 74C265 Chip con cuatro compuertas XNOR (CMOS) 74HC266 Chip con euatro compuertas XNOR (CMOS de alta velocidad)‘Succids 4-6/Cincurros OR exciusivo ¥ NOR ExcLusivo 141 Sin embargo, cada uno de estos chips consta de circuitos con salida especial que limita su uso a ciertos tipos especiales de aplicaciones. Es muy comin que un dise- jiador I6gico obtenga la funcién XNOR con s6lo conectar Ia salida de una compuerta XOR a un INVERSOR. i Determine la forma de onda de salida para las formas de onda de entrada que se muestran en la figura 4-22. ra Ejemplo ll mM Yo . PL se] ‘ ‘ k Solucién La forma de onda de salida se obtiene mediante el hecho de que la salida XOR esta- rf/en ALTO s6lo cuando sus entradas se eneuentren en distintos niveles. La forma de onda de salida tesultante revela varios puntos interesantes: 1. La forma de onda de x concuerda con la forma de onda de entrada A durante Jos intervalos de tiempa en los que B = 0. Esto ocurre durante los intervalos de tiempo to a try t2 8 t3. 2. Ia forma de onda de xes el inverso de la forma de onda de entrada A durante los intervalos de tiempo en Ios que B = 1. Esto ocurre durante el intervalo & a t2 3. Estas observaciones muestran que una compuerta XOR puede utilizarse como INVERSOR CONTROLADO; es decir, que una de sus entradas puede utilizarse para controlar ci se va a invortir ono la ccfial de la otra entrada. Esta propicdad puede ser dtil en ciertas aplicaciones. na La notacibn x9 representa un mimero binario de dos bits que puede tener cual- ‘quier valor (00, 01,10 0 11); por ejemplo, cuando x1 =1 y 2 = el nimero binario es 10, y asi sucesivamente. De manera similar, vsu representa otro ndmero binario de dos bits. Diseiie un circuito Logico en el que utilice las entradas x1, x9, 1 ¥ uo.y cuva salida esté en ALTO s6lo cuando los dos nimeros binarios x:x9 y vivo sean uales. Solucién El primer paso es construir una tabla de verdad para las 16 condiciones de entrada (tabla 4-4). La salida z debe estar en ALTO siempre que los valores de myx concuer- den con los valores de y1yp; esto es, siempre que x) = vs ¥ Xp = yo- La tabla muestra que hay cuatro de esos casos. Ahora podriamos continuar con el procedimiento nor- ‘mal, que seria obtener una expresién de suma de productos para z,tratar de simpli- ficarla y después implementar el resultado. No obstante, la naturaleza de este problema lo hace ideal para que se implemente mediante el uso de compuertas XXNOR, y con un poco de pensamiento se producira una solucion simple con el mint ‘mo esfuerzo. Consulte la figura 4-23; en este diagrama légico, x; y v; se alimentan de18 (Canfruo 4/CIRCULTOS LOGICOS COMBINACIONALES — tov Yo | 2a) > 0 0 0} 4 0 0 0 1] 0 0 0 1 of 0 9 oO 1 1 oO o 10 0) 0 0 1 0 1) 4 0 1 1 0f 0 0 1 1 1/0 ee a) a 1 0 0 1] 0 1 0 1 of 4 io 1 4] 0 v 1 oO oO Oo * 1 0 1 oO 1 4 1 0] 0 ia al 4 ‘una compuerta XNOR y xp y vp se alimentan a otra compuerta XNOR. La salida de cada compuerta XNUK estara en ALIU s6lo cuando sus entradas sean iguales. Por ende, para xp = Yo ¥ x) = Bz las salidas de ambas compuertas XNOR estarén en ALTO. Fista es la condicién que estamos buscando, va que significa que los dos mime- 108 de dos bits son iguales. La salida de la compuerta AND estara en ALTO sélo para ‘este caso, con lo cual se produciré el resultado deseado. FIGURA 423 Circuito % para detectar la Namero igualdad de dos bbnario ‘afimerns binarios de do 0 bits. Eco Al simplificar la expresi6n para la salida de un circuito Iégico combinacional, tal ver se encuentre con las operaciones KOR 0 XNOR cuando esté factorizando. A menudo ‘esto nos lleva a utilizar compuertas XOR o XNOR en la implementacién del circuito final. Para ilustrar lo anterior, simplifique el circuito de la figura 4-24(a). Solucién ‘La expresién sin simplificar para el circuito se obtiene como z= ABCD +ABCD+AD Podemos factorizar AD de los primeros dos términos: = AD(EC+BC)+AD‘Succid 4-7/GENERADOR ¥ COMPROBADOR DE PARIDAD 149 Ae—p—___ ABCD + ABCD +A5 ce De ‘@) AD@eC) z=A0 (BC) ¥AD ®) FIGURA424 Bl ejemplo 4-18, que muestra cémo puede usarse una compuerta XNOR para simplificar la implementacién de un cireuito. A primera instancia podria pensar que la expresién entre paréntesis puede sus- tituirse por un 1. Pero eso seria cierto s6lo si la expresién fuera BC + BC. Deberia reconocer la operacién entre paréntesis como la combinacién XNOR de By C. Este leuiv puede usar para volver a implementar el ciscuity como se muestra eis kt figura 4-24(b). Este circuito es mucho més simple que el original, va que utiliza com- uertas con menos entradas y se han eliminado dos INVERSORES. 4-7 GENERADORY COMPROBADOR DE PARIDAD En el capitulo 2 vimos que un transmisor puede adjuntar un bit de paridad a un ‘conjunto de bits de datos antes de transmitirios a un receptor. También vimos cémo esto permite al receptor detectar cualquier error de un solo bit que pueda haber ‘ocurtide durante la transmision. La figura 4.25 muestra un ejemplo de un tipo de150 (Canfruto 4/CiRCULTOS LOGICOS COMBINACIONALES circuito 1égico que se utiliza para Ia generacién de paridad y le comprobacién de paridad. Este ejemplo espectfico utiliza un grupo de cuatro bits como los datos que se van a transmitir, y utiliza un bit de paridad par. Puede adaptarse con facilidad vara utilizar paridad impar y cualquier niimero de bits. . eacirarpasaga sie, | ao ergnalee) + Poridad (>) Loy) > | Datos | ransmitdos ‘2 paridad 0 sin evor} o FIGURA 4-25 Compuertas XOR utilizadas para implementar (a) el generador de paridad y (b) el enmprobador de paridad para wo sistema con pas idad pat En Ja figura 4-25(a), el conjunto de datos que se van a transmitir se aplica al Gircuito generador de paridad, el cual produce el bit de paridad par Pen su salida. Este bit de paridad se transmite al receptor junto con los bits de datos originales, formando un total de cinco bits. Fn la figura 4-25(b), estos cinco bits (datos + paridad) entran en el cireuito comprobador de paridad del receptor, el cual produce una salida de error F que indica si ocurrié o no un error de un solo bit. No deberia sorprendernas demasiado que ambos circuitos empleen compuertas XOR. si consideramos aue una sola compuerta XOR opera de manera que produce ‘una salida de 1 si un nimero impar de sus entradas son 1, y una salida de 0 si un siimero par de sus entradas son 1. Encore Determine la salida del generador de paridad para cada uno de fos siguientes con. Juntos de datos de entrada, DDD ;D¢ (a) 0111; (b) 1001; (c)0000; (4) 0100. Consulte la figura 4-25(a). Soluci6n Para cada caso, aplique los niveles de datos a las entradas del generador de paridad yrastréelas a través de cada compuerta, hacia la salida P. Los resultados son: (a) 1; (©) 0; (c) 0; y (d) 1. Observe que Pes 1 sélo cuando los datos originales contienen un niimero impar de 1s. Por ende,el nimero total de 1s que se envien al receptor (datos + paridad) sera par.‘SucciON 4-8/CIRCUITOS DE HABILITACION/DESHABILITACION 151 En ‘Determine 1a salida del comprobador de paridad [vea la figura 4-25(b)] para cada P Ds Dy Do @ Oo 8 1 0 o 1 1 1 0 © 12 4 ro @ 1 0 o 0 Solucién Para cada caso, aplique estos niveles a Ins entradas del comprobador de paridad y tastréelos a través de las compuertas hacia la salida £. Los resultados son: (a) 0; (b) 0; (€) 1; (4) 1. Observe que se produce un 1 en B sélo cuando aparece un numero impar de 1s en las entradas que van hacia el comprobador de paridad. Fsto indica que se ha producido un error, ya que se esta utilizando la paridad par. 4-8 CIRCUITOS DE HABILITACION/DESHABILITACION Cada una de las compuertas légicas bAsicas puede utilizarse para controlar el paso de una sefial I6gica de entrada hacia Ia salida, Fsto se describe en Ia figura 4-26, en donde se aplica una sefial Iégica A a una entrada de cada una de tas compuertas légicas bésicas. Ta otta entrada de cada compuerta es la entrada de control B. I DESHABILITAR| SLL JUL a=0 HIGUEA 426 _Las cuatro compuertas basicas pueden habilitar o deshabilitar el paso de una sefial de entrada A, por medio del nivel ldgico en la entrada de control B.152 (Canfruto 4/CiRCULTOS LOGICOS COMBINACIONALES El nivel Idgico en esta entrada de control determinaré si la sefial de entrada esté ihabilitada para llegar a ta salida o deshabititada para que no pueda llegar a la salt- da. Esta accién de control explica por qué a estos cirenitos se les empez6 a llamar compuertas. Si examina la figura 4-26 vera que cuando las compuertas no inversoras (AND, OR) estén habilitadas, la salida sigue ala sefial A de una manera exacta. En contras. te, cuando las compuertas inversoras (NAND, NOR) estén habilitadas, Ia salidaes el inverso exacto de la sefial A. Observe también que en. la figura las compuertas AND y NOR producen una salida constante en BAJO cuando se encuentran en la condicién deshabilitada. Fn ‘contraste, las compuertas NAND y OR producen una salida constante en ALTO ‘iando estén deshabilitadas. En el disetio de circuitos digitales se encontraré con muchas situaciones en Tas ‘que se habilito o deshabilite ol pato de wna real Iégica, dependiendo de las condi- ‘iones presentes en una o mas entradas de control. Los siguientes ejemplos muestran varias de estas situaciones. Eo Disefie un circuito légico que permita que una sefial pase a la salida s6lo cuando las ‘entradas de control B y C estén ambas en ALTO; en caso contrario, la salida deberd permanecer en BAJO. Solucién Debe usarse una campuerta AND, ya que la sefial debe pasarse sin invertir y la con- dicién de salida de deshabilitacién es un nivel BAJO. Como fa condicién de habili- tacién debe ocurrir sélo cuando B se debe usar una compuerta AND de tres ‘entradas, como muestra Ia figura 427(a). FIGURA 4.27 Ejemplos 421 y 422. JUL ‘ x PLL A 8 B © ce a) ® Eu Disefie un circuito Iégico que permita que una sefal pase hacia la salida sélo cuando ‘una (pero no ambas) de sus entradas de control esté en ALTO; en caso contrario, la salida permanecera en ALTO. Solucién El resultado se dibuja en la figura 4-27(b). Se utiliza una compuerta OR porque queremos que lacondiciGn de deshabilitacién dela salida sea un nivel ALTO, y no queremos invertir la sefial. Las entradas de control By Cse combinan en una compuerta XNOR. Cuando B y C son distintas, 1a compuerta XNOR envia un nivel BAJO para habilitar Ja compuerta OR. Cuando B y C son iguales, la compuerta XNOR envia un nivel ALTO para deshabilitar la compuerta OR. Eu Disee un circuito légico con la seal de entrada A, la entrada de control B y las salidas X y ¥,que opere de fa siguiente manera: 1 Cuanda R= 1, 1a salida Xceguird ala entrada Ay Ia aalida Vaork 0 2. Cuando B = 0, la salida %seré 0 y la salida Yseguiré a la entrada AFIGURA 428 Ejemplo 423. uuaeae ‘Sxccidn 4-9/CARACTERISTICAS BASICAS DE Los Cls DIGITALES 183 Solucién Las dos salidas seran 0 cuando estén deshabilitadas y seguiran a la seftal de entrada cuando estén habilitadas. Por lo tanto, debe utilizarse una compuerta AND para cada salida. Como X se debe habilitar cuando B = 1, su compuerta AND debe estar contro- Jada por B, como muestra la figura 4.28. Como Y se debe habilivar cuando B = 0, su ‘compuerta AND esté controlada por B. Al circuito de la figura 4-28 se le conoce como Circuito de direccién de pulso, ya que dirige el pulso de entrada hacia una salida o la otra, dependiendo de B. x fothaass | o—a aso e [0—see1 [> | ofa ee 4-9 CARACTERISTICAS BASICAS DE LOS CIS DIGITALES ‘Los Cls digitales son una coleccién de resistencias, diodos v transistores fabricados ‘en una sola pieza de material semiconductor (por lo general, silicio), al cual se le conoce como sustrato,que por lo comin se le denomina chip. Fl chip est encerrado ‘en un encapsulado de plastico 0 ceramica protectora del cual salen terminales para ‘conectar el Cl con otros dispositivos. Uno de los tipos mas comunes es el encapsulado dualen linea (DIP), el cual se muestra ena figura 4-29(a), y se le Llama asi debido a ‘que contiene dos filas paralelas de terminales. Estas terminales se numeran en sen- tido contrario al de las manecillas del reloj, viéndolas desde la parte superior del ‘encapsulado con respecto una muesca o punto de identificacién en un extremo del encapsulado [vea fa figura 4-29(b)]. El DIP que se muestra aqui es un encapsulado de 14 terminales que mide 0.75 puilg por 0.25 pulg; también se utilizan encapsu- Jados de 16, 20, 24,28, 40 y 64 terminates. La figura 4-29(c) muestra que el chip de silicio ¢s mucho mas pequerio que el DIP; por lo general, es de 0.05 pulgadas cuadradas. El chip de silicio se conecta a las terminales del DIP mediante alambres muy finos [con didmetro de una milésima de pulgada (1 mil)) ELDIP es tal vez el encapsulado de CI digital mas coman que se encuentra en ‘el equipo digital antiguo, pero actualmente se han hecho més populares otros tipos de encapsulados. El CI que se muestra en la figura 4-29(d) es s6lo uno de los muchos ‘encapsulados comunes en las circuitos digitales modernos. Este tipo especifico utiliza puntas en forma de J que se encorvan por debajo del CI. En elcapfrulo 8 veremos ‘otros tipos de encapsulados de CI.14 (Carfruto 4/CincUrTOS LOGICOS COMBINACIONALES wisn 106 8 Muosoa El chip puede tener tn pequero punto corcadelatorninalt | > 3 446 7 (oh @ FIGURA 429 (a) Encapsulade dual en linea (DIP); (b) vista superior; (c) el chip de silicio es mucho mas pequeiio. que el encapsulado protector; (d) encapsulado PLCC. A menudo los Cls digitales se clasifican de acuerdo con la complejidad de sus ireuitos, con base en el nimero de compuertas I6gicas equivalentes en el sustrato. En la aualidad existen seis niveles de complejidad que, por lo comin, se definen ‘como se muestra en Ia tabla 45. TABLA 45 Iniegraciona pequena escala (SS!) Menos de 12 Integracion a mediana escala (MS!) De 12899 Integracion a gran escala (LSI) De 100 8 9999 Integracin a muy grande escala (VLSI) De 10,000 3 99,999 Integraclon a ullra gran escala (ULSI) —_De 100,000 2. 999,999 Integracion a giga escala (GS!) 1,000,000 0 mas ‘Todos los Cls especiticos a los que se hizo referencia en el capfrulo 3y en este ‘A SO aDESPLAZAMIENTO ai NANO? ver D>. 7 FIGURA 433 Diagrama légico que utiliza captura de diagramas esqueméticos. ae 1. cCuél es el tipo més comtin de encapsulado de CI digital? 2. Nombre las seis categorias comunes de CIs digitales, de acuerdo con su complejidad. 43. Verdadero o falso:un chip 74874 contiene la misma logica y distribucion de tex mingles que el 741874. 4. Verdadero o falso: un chip 74HC74 contiene la misma logica y distribucién de terminales que el 74AS74. - ECusl serie CMOE no es compatible con las terminales de'TTE? {Oud es el intervalo de voltaje de entrada aceptable de un 0 légico para TTL? ePara un 1 légico? . Repita la pregunta 6 para un CMOS que opera a Vpn = 5. x z av te FIGURA 439 Cuando se ponen en corto dos terminales de entrada en forma interna, se obliga a las sefiales que excitan estas leruiaales a ser iéaticas x, por lo general, se Produce una seal con tres niveles distintos. Durante el intervalo de t; @ t, ambos INVERSORES tienen una entrada en ALTO y estan tratando de producir una salida en BAJO, por lo que estar en corto zo hace ninguna diferencia. Durante el intervalo de t @ ts ambos INVERSORES tienen una entrada en BAJO y estén tratando de producir una salida en ALTO, asi que el estar en corto de nuevo no tiene ningiin efecto. No obstante, durante los interyalos de tz 3 de ty tun INVERSOR esta tratando de producir una salida en AITO, mientras que el otro esté rrarando de produeir una salida en BAJO. A esto se le conoce como colisin de sefiales, ya que las dos sefiales estan “luchando” una con Ia otra. Cuando esto ocurra,el nivel de voltaje real que aparezca en las salidas ‘en corto dependera de los circuitos internos del Cl. En los dispositivos TTL, por lo general, seré un voltaje en el extremo superior del intervalo del 0 légico (es decir, corca de 0.8 V), aunque también pedria octar en ol intorvalo indeterminado, En loe dispositivos CMOS, por lo general, serd un voltaje en el intervalo indeterminado.166 esd ‘Cafruo 4/CIRCULTOS LOGICOS COMBINACIONALES Siempre que vea una forma de onda como la sefial de Z1-2, 21-4 en la figura 439 con tres niveles distintos, ser motivo para sospechar que dos sefiales de salida pueden estar en corto. 412 FALLAS EXTERNAS ‘Hemos visto cémo reconocer Jos efectos de diversas fallas internas para los CIs digitales, Hay muchas cosas més que pueden salir maly que ao externas para los ls; ‘en ata seccidn deserihiramas las mas comunas: Lineas de sefial abiertas ‘sta categoria incluye cualquier falla que produzea una interrupeién a discontinai. dad en la ruta conductora, de tal forma que se evite que un nivel de voltaje o serial ise de un punto a otro. Algunas de las causas de las lineas de sefial abiertas son: 1. Alambre roto. 2. Conexién soldada defectuosamente; conexién de alambre enrotiado fioja. 3. Grietao interrupeién en la tinea de conexién de un circuito impreso (algunas de
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