CURSO VHDL LECCIN 08

Leccin 8: MQUINAS DE ESTADO

8_1 INTRODUCCIN
8_2 ESTILO DE DISEO #1
8_3 ESTILO DE DISEO #2
8_4 ESTILO DE CODIFICACIN
 CURSO VHDL LECCIN 08

Leccin 8: MQUINAS DE ESTADO

8_1 INTRODUCCIN
8_2 ESTILO DE DISEO #1
8_3 ESTILO DE DISEO #2
8_4 ESTILO DE CODIFICACIN
8_1 INTRODUCCIN 1/1
 CURSO VHDL LECCIN 08

Leccin 8: MQUINAS DE ESTADO

8_1 INTRODUCCIN
8_2 ESTILO DE DISEO #1
8_3 ESTILO DE DISEO #2
8_4 ESTILO DE CODIFICACIN
8_2 ESTILO DE DISEO 1/7
8_2 ESTILO DE DISEO
8_2 ESTILO DE DISEO
8_2 ESTILO DE DISEO
8_2 ESTILO DE DISEO
8_2 ESTILO DE DISEO
8_2 ESTILO DE DISEO
8_2 EJEMPLO 8-1
CONTADOR BCD
 8_2 EJEMPLO 8-1
CONTADOR BCD

-----------------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
-----------------------------------------------------------------------------
ENTITY COUNTER IS
PORT( CLK, RST: IN STD_LOGIC;
COUNT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END COUNTER;
-----------------------------------------------------------------------------
8_2 EJEMPLO 8-1
CONTADOR BCD
8_2 EJEMPLO 8-1
CONTADOR BCD
8_2 EJEMPLO 8-1
CONTADOR BCD
8_2 EJEMPLO 8-1
CONTADOR BCD
8_2 EJEMPLO 8-1
CONTADOR BCD
 8_2 EJEMPLO 8-2
MQUINA DE ESTADO SIMPLE
 8_2 EJEMPLO 8-2
MQUINA DE ESTADO SIMPLE

-----------------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
-----------------------------------------------------------------------------
ENTITY SIMPLE_FSM IS
PORT( A,B,C,D,CLK, RST: IN BIT;
X: OUT BIT);
END SIMPLE_FSM;
-----------------------------------------------------------------------------
 8_2 EJEMPLO 8-2
MQUINA DE ESTADO SIMPLE
 8_2 EJEMPLO 8-2
MQUINA DE ESTADO SIMPLE
 8_2 EJEMPLO 8-2
MQUINA DE ESTADO SIMPLE